简介：这份PDF是西安电子科技大学微电子学与固体电子学专业的博士学位论文，面向微电子、模拟集成电路设计方向的研究生与工程师，系统讲解高性能sigma-delta ADC的设计方法。内容从MATLAB系统建模与仿真入手，量化分析运放有限增益、带宽与摆率、时钟抖动、kT/C噪声等非理想因素，并分别给出4阶单环1位调制器（实测15.31位精度、93.9dB动态范围）与改进型前馈MASH 2-2多位级联结构（SNDR峰值80.9dB）的完整设计，涵盖数字抽取滤波器多级实现、DWA数字校正与版图布局要点。资源包仅含1个PDF文件，大小约5.44MB，适合按章节精读。目前已有261人学习，可作为ADC系统建模、调制器参数选取与电路实现的一份较完整的参考范本。

1. 一位量化器凭什么打赢多位：sigma-delta ADC 的反直觉精度来源

很多人第一次接触 sigma-delta ADC 时都会卡在同一个疑问上：一个只输出 0 和 1 的 1 位量化器，凭什么做到 15 位以上的有效精度？直觉上，量化台阶越细精度越高，1 位量化器看起来粗糙得离谱。但真实芯片给出的数据是：4 阶单环 1 位结构，过采样率 64，时钟 81.92MHz，带宽 640kHz 内实测有效位数 15.31 位，动态范围 93.9dB。答案不在量化器本身，而在它前后两套机制——过采样把量化噪声摊到更宽的频带上，噪声整形把带内噪声搬到高频，数字抽取滤波器再把高频噪声连同信号带外的东西一起切掉。这三步合起来，让一个粗糙的量化器换来了高精度。搞懂这条链路，才能理解为什么 sigma-delta 的精度上限由调制器的噪声整形性能决定，而不是由比较器位数决定。

2. 噪声整形：量化噪声为什么能被“搬”到带外

2.1 从 STF 和 NTF 看环路的本质

sigma-delta 调制器的全部行为可以压缩成两个传递函数：信号传递函数 STF 和噪声传递函数 NTF。输入信号经过环路基本原样通过，只附加少量延时；而量化器引入的误差则被环路塑形。以最基础的一阶结构为例，前馈通路一个积分器、一个量化器、反馈通路一个 1 位 DAC，线性化后量化误差 e 注入量化器输入端，输出可以写成：

Y(z) = STF(z)·X(z) + NTF(z)·E(z) STF(z) = z^-1 NTF(z) = 1 - z^-1

NTF(z) = 1 - z^-1在 z=1（即直流、低频）处为零，意味着带内量化噪声被强烈抑制；在 z=-1（奈奎斯特频率）处增益为 2，噪声被放大。这就是噪声整形的数学本质：不是消灭噪声，而是重新分配噪声的频域分布。总量化噪声功率不变，但带内占比被压到极低。

阶数越高，NTF 在低频处的零点阶数越高，抑制越陡。4 阶单环的 NTF 大致是(1 - z^-1)^4形态，带内噪声被压到与过采样率的 9 次方成反比量级。这解释了为什么论文里 4 阶结构配 64 倍过采样就能拿到 15 位量级的精度：阶数和过采样率是两个可以互换的杠杆，阶数每加一，带内噪声抑制斜率加 20dB/decade，而过采样率翻倍只带来约 9dB 的 SNR 改善（对二阶以上结构）。

2.2 一位量化器的固有线性优势

多位量化器能降低量化噪声、缓解积分器过载，但代价是反馈 DAC 必须也是多位的，而多位 DAC 的元件失配会直接注入非线性，谐波失真随之而来。1 位 DAC 只有两个输出电平，两个点必然落在一条直线上，天然没有失配问题——这就是“固有线性”的含义。所以在线性度要求高的场合，设计者宁愿用 1 位量化器，把精度压力全部交给阶数和过采样率。论文中 4 阶单环 1 位方案正是这条路线：牺牲一点稳定性裕度，换取干净的谐波性能。

2.3 稳定性：高阶单环绕不开的条件稳定

高阶单环不是无条件稳定的。环路前馈增益很大，长时间输出的平均值逼近输入，容易引发环路振荡。 Candy 在 1985 年的经典分析指出，两个以上积分器的环路属于条件稳定，必须靠仿真验证。工程上的常见做法是：给 NTF 加零点优化（把部分零点从直流挪开，展平带内噪声）、限制积分器输出摆幅、在系统建模阶段用大幅输入扫描确认稳定输入范围。这一步在 MATLAB 里做，比在版图上返工便宜太多。

3. 系统级设计：从指标反推阶数、过采样率和各级增益

3.1 用 MATLAB 建模把指标翻译成参数

论文总结了一套完整流程：先由过采样率、精度、动态性能要求确定调制器阶数，再定前馈因子、反馈因子、积分器增益因子。这套流程的核心是把“我要 15 位、640kHz 带宽”翻译成“4 阶、OSR=64、各级增益系数取某组值”。常见的实现思路是用 MATLAB 搭行为级模型，用synthesizeNTF一类函数生成满足带内抑制要求的 NTF，再反解出环路系数，然后用正弦输入做 FFT 看 SNR/SNDR 是否达标。行为级模型跑通，才轮到晶体管级。

% 行为级验证的核心循环（示意） OSR = 64; % 过采样率 order = 4; % 调制器阶数 ntf = synthesizeNTF(order, OSR, 1); % 生成带零点优化的NTF % 用正弦输入驱动行为模型，做FFT求带内SNR

参数说明：OSR决定噪声摊薄程度，order决定整形斜率，第三个参数控制 NTF 零点优化开关。改任何一个，带内 SNR 都会变，设计者就在这组参数里找满足指标且留有余量的组合。

3.2 非理想因素的量化分析清单

行为级模型只描述理想环路，真实电路里一堆非理想因素会把性能拉下来。论文逐项做了量化分析，这份清单基本就是这个领域的标准检查表：

每一项都要落到具体数值预算上，比如 kT/C 噪声要求采样电容不能太小，而电容大了运放负载重、带宽和功耗又吃紧——这就是模拟设计里典型的取舍闭环。

3.3 从行为级到晶体管级的收敛判据

行为级仿真预测的性能要留出裕度再进电路设计。常见做法是：行为级做到指标之上若干 dB，把非理想因素逐项加进去看性能掉多少，掉到刚好达标的那组参数就是电路设计的输入约束。论文里 4 阶单环 1 位调制器最终在 1.8V 全差分、TSMC 0.18µm 工艺下实现，芯片面积 1mm×2mm、功耗 56mW，这个结果就是系统级预算逐项兑现后的产物。

4. 数字抽取滤波器：多级结构为什么能省下面积和功耗

4.1 单级滤波器的运算量陷阱

调制器输出是 81.92MHz 的 1 位码流，要降到 1.28MHz 的奈奎斯特输出，抽取比 64。如果用一个单级 FIR 直接完成，滤波器阶数会非常高，每一输出点都要对上万个输入样本做乘加，运算量和存储量都不可接受。这是全数字 CMOS 实现抽取滤波器的核心难点：面积和功耗。

4.2 多级分解的运算量账本

多级结构的思路是把一个大抽取比拆成几级小抽取比串联，每级只处理当前采样率下的数据。经典组合是 CIC（级联积分梳状）滤波器打头做粗抽取，后面接补偿滤波器和半带滤波器做细抽取。运算量差异可以用一个简化对比说明：

关键在于 CIC 滤波器不需要乘法器，只用加减和寄存器，特别适合第一级高采样率下的粗抽取；等采样率降下来，再用少量乘法器做通带补偿。论文给出的指标是通带波纹小于 0.01dB、阻带衰减 80dB、过渡带 640kHz~740kHz，这组指标决定了各级滤波器的阶数分配。

4.3 抽取到奈奎斯特率之后

经过抽取滤波，输出采样率降到奈奎斯特频率，后续数字信号处理的运算量随之大幅下降。这一步的意义常被低估：调制器把精度做出来了，但如果输出还是 81.92MHz 的 1 位流，后端 DSP 根本没法用。抽取滤波器是“把 1 位高速流翻译成多位低速样本”的翻译器，它和调制器一样是系统精度的一部分——通带波纹和阻带衰减不达标，前面调制器做得再好也白搭。

5. 级联结构与多位 DAC 校正：高速路线上的两个硬骨头

5.1 MASH 2-2 与前馈低失真结构

单环结构精度高但速度上不去，宽带应用要换路线。论文针对 WLAN 场景提出改进型低失真结构：前馈 MASH 2-2 多位 4b 4b 级联，第二级加入反馈因子，每级用 4 位量化器压低量化噪声。MASH 的思路是每级用低阶单环保证稳定，第一级的量化误差送进第二级继续整形，最后用数字抵消逻辑把第一级量化噪声消掉，只留下被高阶整形过的末级噪声。前馈结构则让各级积分器只处理量化噪声、不处理信号，降低了对运放摆幅和线性度的要求，这就是“低失真”的由来。

5.2 4 位 DAC 失配与 DWA 校正

4 位量化器带来一个副作用：反馈 DAC 也是 4 位，15 个单元电容之间的失配会引入谐波。数字校正的主流手段是动态元件匹配 DEM，其中数据权重平均 DWA 最简单实用。DWA 的核心是让 DAC 单元按指针轮转使用，把失配误差从低频谐波搬移到高频，再被后续滤波去掉。

# DWA 指针轮转的简化逻辑 def dwa_select(code, n_units, ptr): # code: 当前需要选通的单元数（0..n_units） idx = [(ptr + i) % n_units for i in range(code)] ptr = (ptr + code) % n_units # 指针按本次用量推进 return idx, ptr

参数说明：code是当前量化器输出对应的选通单元数，n_units是 DAC 总单元数（4 位即 15 或 16），ptr是轮转指针。每次选通从指针位置开始连续取，指针按用量前进，长期看每个单元被使用的次数趋于平均，失配的一阶误差被调制到高频。代码后要说明的是：DWA 对静态失配有效，但对指针周期性引起的音调（idle tone）需要额外处理，常见做法是加随机化或改进轮转算法。

5.3 实测指标说明了什么

该调制器在 0.18µm CMOS、1.8V 下工作，采样频率 160MHz，输入 -6dBFS@1.25MHz 时 SNDR 峰值 80.9dB、SFDR 87dB、ENOB 13.15 位。对比单环 1 位方案的 15.31 位，能看出两条路线的分工：单环 1 位走精度，MASH 多位走带宽。SFDR 87dB 说明 DWA 把 4 位 DAC 的失配谐波压住了，否则这个数字会明显更差。

6. 避坑与排查：从仿真到流片最容易翻车的几处

6.1 行为级达标、实测掉 10dB

现象：MATLAB 行为模型 SNR 漂亮，流片回来一测差一大截。原因：行为级没把运放有限增益和建立误差加进去，或者加了但裕度不够。解决：把非理想因素逐项参数化进模型，每加一项记录性能损失，最终电路指标按“行为级减去所有损失再留余量”来定。

6.2 高阶单环在满幅输入下振荡

现象：小信号正常，输入接近满幅时输出乱跳。原因：高阶单环条件稳定，积分器在大信号下饱和。解决：系统级用大幅扫描确认稳定输入范围，电路上限制积分器输出摆幅、合理缩放各级增益，必要时牺牲一点动态范围换稳定裕度。

6.3 多位 DAC 失配导致谐波抬升

现象：SFDR 明显低于预期，频谱上出现固定谐波。原因：DAC 单元失配未经校正，或 DWA 指针周期与输入信号相关产生音调。解决：确认 DWA 逻辑正确轮转，检查指针更新时机与量化器输出的对齐，必要时引入随机化打散周期性。

6.4 数字噪声串进模拟部分

现象：模拟指标在数字电路开启后变差。原因：数模混合芯片版图布局不当，数字开关噪声通过衬底和电源耦合进模拟调制器。解决：模拟与数字分区布局、独立电源域、保护环隔离，采样时钟走线远离数字翻转节点。论文专门强调版图设计至关重要，原因就在这里。

6.5 抽取滤波器通带边缘不达标

现象：带内平坦度或过渡带指标差一点。原因：CIC 的 sinc 滚降没做补偿，或半带滤波器阶数分配不足。解决：在 CIC 后加补偿滤波器修正通带下垂，按过渡带宽度重新分配各级阶数，用 MATLAB 的滤波器设计工具先验证级联响应再写 RTL。

7. 设计取舍的思考：精度、带宽、功耗三者只能选两个

sigma-delta ADC 的设计本质上是在精度、带宽、功耗这个三角里做选择，而且这个三角的边界由工艺和架构共同划定。单环 1 位结构把线性度做到极致，代价是带宽窄；MASH 多位结构把带宽做上去，代价是 DAC 失配必须靠 DWA 这类数字校正兜底；过采样率提高能换精度，但采样频率一高，运放带宽、时钟抖动、功耗全部跟着吃紧。论文里两款芯片恰好是这两条路线的对照样本：4 阶单环 1 位在 640kHz 带宽内做到 15.31 位、56mW；MASH 2-2 多位在 1.25MHz 信号下做到 13.15 位、160MHz 采样。没有哪个方案全面胜出，只有哪个方案更贴合目标场景。

我一般会这么理解这套设计方法的价值：它把“凭经验调参数”变成了“按预算分配性能”。先定指标，再用行为级模型反推阶数和过采样率，然后把每一项非理想因素折算成 dB 损失，最后电路设计只需要兑现这些预算。这套流程的可验证性在于，任何一步的偏差都能在仿真里定位到具体模块，而不是流片后对着频谱猜原因。从那以后我每次评估一个数据转换器方案，都会先问三个问题：噪声整形的阶数和过采样率怎么配、非理想因素的预算表在哪、数字校正覆盖了哪些失配源——这三问答不上来，指标再好看也不敢信。这份博士论文把系统建模、非理想因素量化、两款芯片的完整设计与实测数据都摊开写了，想深挖噪声整形系数怎么解、DWA 怎么落地、多级抽取滤波器怎么分配阶数，原文的推导和电路细节值得逐章过一遍。希望帮到你。

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