简介该PDF是东南大学《数字逻辑电路设计实践》课程第4章“基本时序逻辑电路”的完整实验报告面向电子信息类本科生及需要掌握触发器、计数器、移位寄存器设计方法的入门学习者。报告从实验目的与原理讲起围绕广告流水灯、序列发生器、智力竞赛抢答器、简易数字钟四个典型电路展开给出了状态转换卡诺图化简、3-8译码器驱动8个LED的电路设计、Multisim仿真验证以及示波器与逻辑分析仪波形记录等完整过程。其中既包含74161计数器实现任意进制计数、74194移位寄存器自启动分析等核心知识点也整理了实际搭接电路时遇到的置零延迟、数码管显示顺序、23:59进位异常等排错思路。包体为1个PDF文件大小796KB便于离线阅读。目前已有93人学习下载适合作为课程实验预习、报告撰写对照或期末复习参考。 大二那会儿第一次翻开实验指导书看到“第4章 时序逻辑电路”的时候我还没意识到接下来的几个下午我会被时钟、触发器和进位搞得焦头烂额。在这之前所有的数字电路实验都是组合逻辑输入给个高电平输出立刻跟着变化哪怕不看时序图也能把电平推算出来。可时序逻辑不一样输出的结果不仅取决于现在的输入还取决于电路之前处于什么状态也就是说它有“记忆”了。说实话数字电路实验里组合逻辑做得再花哨充其量是在拼真值表和化简真正让你理解计算机能“记住东西”这个概念的就是从时序逻辑电路这一章开始的。触发器是存储的最小单元寄存器是一排触发器并排干活计数器是一串触发器配合逻辑门按节拍走状态再往上就是状态机而状态机几乎就是微处理器控制核心的雏形。这篇文章我结合自己当年做东南大学数字电路实验第4章的经验把时序逻辑电路从实验操作、原理到踩坑排故完整拆开揉碎讲一遍给正在做这份实验的学弟学妹一个可抄的作业也给单纯想搞懂时序逻辑的读者一条不难走的路。1. 时序逻辑实验到底在学什么1.1 从组合逻辑到时序逻辑的关键转变组合逻辑电路有个很直观的特质输出只由当前输入决定。你在实验箱上接好一个与门A和B都是高电平Y就一定是高电平拔掉一根线Y就立刻变低整个过程干干净净甚至不需要思考。时序逻辑电路在这里撕开了一个口子输出不再只看当前输入还要看电路之前经历过的输入序列。比如一个计数器的输出是0010单看这一拍你并不知道它下一刻该变成0011还是别的得看它处于什么计数模式、有没有使能、时钟到了没有。这意味着电路里必须有东西能把之前的状态保存下来这个东西就是触发器。实验第4章就是在反复训练这种思维方式你得开始习惯“上升沿”这个瞬间习惯用状态表而不是真值表来描述电路行为习惯把时间轴画出来一步步推信号。我清楚记得第一次看D触发器功能表时觉得假简单Q跟着D走嘛可真正接好线拨时钟时LED的亮灭变化让我在原地愣了好一会儿——它就变了但又不是一通电就变而是每按一下时钟才变一次。那一瞬间我意识到数字电路已经被切成了无数个离散的小节拍。1.2 实验内容全景不是只有一个计数器翻开东南大学实验指导书第4章你会发现这一章不会只塞给你一个计数器就完事它会把时序逻辑的几个典型模块都过一遍我按当时实验顺序整理了一下实验环节核心器件要掌握的技能基本触发器验证74LS74、74LS112熟悉D触发器和JK触发器的输入输出关系学会看状态表寄存器/锁存器74LS374、74LS194理解并行输入输出、移位寄存器左右移的控制逻辑计数器74LS161、74LS160二进制计数、十进制计数、使能端和进位端的配合任意模数计数74LS161 门电路用清零或置数法构造模N计数器分频电路触发器串联用触发器二分频级联得到四分频、八分频这五个环节不是孤立的它们一环扣一环。触发器是寄存器的基础寄存器又能拼成移位型计数器计数器本质又是一个在状态空间里循环走步的有限状态机。做实验的时候我不建议拿到题目直接连芯片先花半小时把这几个环节的关系在纸上画一画比到了实验台上手忙脚乱要高效得多。2. 触发器时序逻辑的最小积木2.1 D触发器为什么是实验首选实验指导书让你验证触发器通常会同时涉及D触发器和JK触发器。但我个人的建议是把主要精力放在D触发器上先把它的所有行为吃透再去碰JK。原因很简单D触发器是当下数字电路设计中使用最广泛的存储单元在FPGA内部的基本单元就是查找表加D触发器。D触发器的逻辑足够直白——时钟有效沿到来时输出Q变成此刻D端的电平其他时候Q保持原样。这意味着你只需要关心一个输入推导起来毫无压力。而JK触发器是教科书上的“万能触发器”它把RS触发器的禁止态改造成了翻转态功能表比D触发器丰富得多但实际工程项目里反而用得少。做实验时经常见到有人被JK触发器在J1、K1时的翻转行为绕晕导致电路状态推不对。我学的时候找到的办法是先把JK触发器在功能表层面解构掉——J和K都为0就保持都为1就翻转一个0一个1就跟随相应输入——然后默写十遍功能表。看起来很笨但上实验台真的不会再卡壳。2.2 上升沿 vs 电平触发为什么时钟边沿是个大事我当年犯过的第一个比较“蠢”的错误是以为只要给时钟端高电平D触发器就会把数据存进去。实际接线之后发现根本不是这样74LS74是边沿触发方式只有时钟从低电平跳变到高电平的那一个瞬间D端的数据才会被锁存到Q端。大家可以把这个过程类比成拍照片快门按下上升沿的瞬间画面里的内容D端电平才被定格下来快门一直开着高电平或者一直关着低电平都不会有新的照片产生。这就是边沿触发的意义所在——它严格限定状态更新的时刻让整个数字系统像阅兵方阵一样按统一的哨声齐步走避免各个模块因为你高我低乱套。实验箱上通常给了一个手动按键可以产生单脉冲也就是按一下产生一个上升沿。第一次用这个按键控制D触发器时我心里默念着“按下去等于拍了一张照片”每按一下观察一次Q端的变化这种方式对建立时序感非常有帮助。2.3 搭一个最简二分频电路动手前的热身理解了D触发器的边沿触发之后我强烈推荐你先在实验箱上搭一个二分频电路它是整个第4章实验里最简单但最有“时序感”的电路。接线就一句话把D触发器的/Q端也就是Q非接到自己的D端。从功能表推一下假设初始Q0则/Q1D也就等于1。来了第一个上升沿后D被锁存进QQ变成1此时/Q变成0D也跟着变成0。再来一个上升沿D0被锁存Q回到0如此反复。结果是每来两个时钟上升沿Q端才完成一个高电平和低电平的完整周期也就是说输出频率是输入时钟频率的一半所以叫二分频。这个电路在示波器上看起来特别优美也是很多同学第一次直观感受到“时钟信号可以从一块芯片的引脚进去从另一块芯片的引脚出来就已经变了频率”。我从这个最小电路里得到的经验是时序逻辑真不需要一上来就上多复杂的器件搞懂一个触发器怎么自己“记住”并改变状态后面计数器、状态机全都顺理成章。3. 计数器时序逻辑最经典的实验主角3.1 异步计数器和同步计数器别看名字像接线差很多实验做到计数器环节指导书上一般会给出两种结构让你对比异步计数器和同步计数器。我第一次没细看文字照着电路图就开接结果把两种结构混在一起乱成一团最后只好全部拆掉重来。区别在哪呢异步计数器里第一个触发器的输出作为下一个触发器的时钟。也就是说前一级翻转之后后一级才跟着动像多米诺骨牌一样逐级传递。好处是电路简单、芯片连接少坏处是每一级触发器的翻转都会带来一点点延时级联多了以后输出端的信号会出现明显的“毛刺”而且整体速度上不去。同步计数器则相反所有触发器的时钟端全部接同一个时钟源谁都不用等谁大家都在同一个上升沿被驱动。每个触发器到底翻不翻转由各自使能端的组合逻辑决定。这样做代价是组合逻辑复杂了一些但信号路径更短、速度更快也没有异步级联那种逐级延迟的隐患。工程上同步设计是大势所趋实验课让你两种都搭一遍本质上是在帮你建立对不同结构代价的直觉。3.2 74LS161四个触发器在家干活实验里最常出现的计数器芯片是74LS161它是一颗4位二进制同步加法计数器。我特别喜欢用这个芯片做实验因为它把内部复杂的触发器和进位逻辑全部封装好了你只需要关注外部引脚怎么配就能很快看到计数效果。74LS161的关键引脚我用自己的话梳理一遍引脚功能使用要点CLR清零异步清零低电平有效一拉到低不管时钟直接归零LOAD置数同步置数低电平有效等下一个上升沿才装入数据ENP、ENT计数使能两个都接高电平芯片才在时钟边沿计数RCO进位输出计数到1111时输出一个高电平脉冲A/B/C/D并行数据输入置数模式下这些数据会被装入计数器QA/QB/QC/QD计数输出QA是最低位QD是最高位搭一个最普通的0到15循环计数只需要把CLR、LOAD接高电平不让他们生效ENP和ENT接高电平允许计数然后从实验箱上给一个时钟信号从QA到QD接四个LED就能看到二进制计数的全过程。这一步是一切计数器实验的基础我建议每个人都在实验箱上至少完整跑一遍0到15。3.3 反馈清零法做模N计数一个小门电路的事很多实验要求学生用74LS161做出模N计数器比如计数到5就归零也就是输出的状态只在0到4之间循环。核心技巧是“反馈清零法”先用计数器正常从0往上加当输出变成目标模值N时用一个逻辑门检测到这个状态然后把低电平送回CLR端完成清零。比如做模5计数QDQCQBQA从0000开始逐步经过0001、0010、0011、0100再到0101时QA1且QC1。把QA和QC引到一个与非门与非门输出接CLR那么一旦输出到达0101与非门输出立刻变成低电平计数器被强制清零回到0000。这里一定注意模N要用的检测状态是N本身而不是N-1。我第一次做模6计数时用来检测0101结果计数器到5就提前清零了数半天只有0到4在循环检查了好一会儿才反应过来。这个实验里还有一个常见的坑就是清零信号持续时间太短导致计数器在一个时钟周期内可能清零不干净出现偶发乱码。实操中的解决办法是如果实验箱上允许尽量把清零信号和时钟信号做一次同步如果只是验证功能也可以接受电平毛刺但要清楚它在工程上是不推荐的。4. 实验操作核心细节与排坑经验4.1 摁键消抖为什么你按一次它跳两次做手动时钟实验时最常见的现象是明明按了一下按键LED却跳了两个甚至三个数。我第一次遇到时以为是芯片坏了换了块74LS161还是老样子后来问了助教才明白根本不是芯片的问题是按键本身在“抖动”。机械按键从按下到稳定闭合中间会有大约几毫秒到十几毫秒的弹跳信号在高低电平之间来回震荡好几次。对一个上升沿敏感的计数器来说这几次震荡等同于好几个时钟脉冲于是按一次等于加了好几次计数值。实验中解决这个问题有几个土办法用手指快速果断地按下去减少抖动幅度但治标不治本在按键输出端并联一个几十微法的电容构成RC滤波把高频抖动滤掉更专业的做法是用RS触发器组成硬件消抖电路这也是很多实验指导书在时序逻辑环节会预留的一个拓展题目。我自己的操作习惯是用万用表或示波器先看一下按键输出的波形确定抖动的大致持续时间再决定要不要加电容。手动模式下顺手省得每次数错重来。4.2 毛刺从哪来为什么计数器会闪现幽灵状态逻辑门的输出不是瞬间变化的信号从A传到B总有一点点延迟。多个信号路径的延迟不一样组合逻辑的输出在某个瞬间就可能出现一个不满足预期的小毛刺。计数器在做反馈清零时毛刺出现的概率尤其高因为清零信号本身就是由组合逻辑生成的。我记得做任意模计数时在示波器上看到过一个极其短暂的电平下跳持续只有几十纳秒肉眼在LED上根本看不出来但接上一个对时钟敏感的芯片就可能被它误触发。排查毛刺的办法是先怀疑异步路径清零反馈的与非门有没有加必要的滤波进位RCO信号是不是直接接到了下一级的时钟上我当时的做法是尽量把反馈回路的导线缩短减少引线电感并且把芯片的电源端就近接一个0.1微法的去耦电容让毛刺不再容易把芯片打飞。工程上更稳妥的同步设计会让计数器用标准模值跑满后再清零但实验课阶段我们只需要物理上抑制毛刺避免它干扰观察结果就够了。4.3 示波器触发设置双通道看时序的正确姿势搭好计数器之后我想在示波器上看QA到QD的波形。当时用的示波器是双通道一次只能看两路信号我一开始随便把两个探头搭在QA和QB上结果波形满屏乱跑根本稳定不下来。后来助教点了我一句把时钟信号作为触发源触发方式设为上升沿再观察QA和QB波形立刻就像被钉子钉住了一样稳定。原理很简单所有触发器都是在时钟上升沿更新状态的以时钟为参照来做触发观察窗口就会始终对准同一拍的状态变化。把QA和QB在同一个时间基准下对比才能看出高低电平更新的先后关系。如果手头是四通道示波器条件允许的话最好把时钟、QA、QB、进位RCO四路信号一起接上观察进位产生时其他输出的状态。做这个实验我最大的感受是示波器不只是给你看波形像不像而是帮你把纸面上画的时序图变成真正可见的、有时间刻度的信号流这对建立时序直觉帮助极大。4.4 常见问题与排查技巧速查表实验箱上接线杂乱出了问题第一反应不应该是怀疑芯片而是按流程排除。我把第4章实验期间遇到过的真实问题和排查路径整理成了表格照着走基本能定位到九成的问题故障现象可能原因排查方法输出端LED全不亮芯片电源或地没接好先用万用表确认VCC和GND引脚电压正常输出恒为某一固定值清零端或置数端被意外拉低检查CLR、LOAD是否按要求接了高电平按键一次LED跳多下按键抖动改成示波器看波形确认或加电容消抖某一位输出总是不变该位输出引脚接触不良重新插拔导线换一个LED输入点试一下计数到某一值就乱反馈清零信号产生毛刺缩短反馈线路加去耦电容必要时改同步清零方案芯片发烫电源接反或输出短路立即断电检查电源方向和负载接线这张表我实验课上贴在本子第一页每次遇到问题先对着看一圈再动手基本不会盲目拆线。第4章实验的另一个隐藏考点就是排错能力助教巡视时会故意看着你接错线然后问“你觉得问题在哪”如果你能说出排查路径比单纯接对电路更让老师认可。5. 从实验箱到FPGA换个视角理解时序逻辑5.1 实验箱的“硬接线”和编程语言的本质区别做完第4章实验如果你对时序逻辑的兴趣被勾起来了正好可以再往前跨半步接触一下FPGA和硬件描述语言。实验箱上的连线是物理层面的每个芯片、每个引脚、每根导线都看得见摸得着而FPGA设计是用Verilog或VHDL把电路“画”进代码里综合工具会把它自动映射成真实的逻辑单元。我第一次在Quartus里写下一个计数器模块并下载到FPGA开发板上跑通时最大的震撼是实验箱上我花了一节课时间接的74LS161在Verilog里只需要几行always时序块就把行为描述完了。但接线时建立的那种“时钟边沿触发”“复位信号优先”“状态更新有节拍”的直觉在写代码时也完全用得上所以并不是白费功夫。5.2 Verilog里最关键的always时序块长什么样用一个最简单的4位计数器来举例描述方式如下module counter4 #(parameter N 4) ( input wire clk, input wire rst_n, output reg [N-1:0] q ); always (posedge clk or negedge rst_n) begin if (!rst_n) q 0; else q q 1b1; end endmodule这一段代码里always (posedge clk or negedge rst_n) 表示当时的上升沿或复位信号的低电平时块内的语句才执行q q 1b1 用的是非阻塞赋值这种赋值方式让所有触发器在同一个时钟边沿“同时”更新各自的输出复位优先级最高只要rst_n拉低不管时钟怎么走q都会立刻归零。如果在实验箱上弄懂过74LS161的CLR和LOAD行为再回来看这段代码就很容易对应起来CLR对应异步复位LOAD对应同步置数。我当时就是先在实验箱上把芯片行为摸透了再写Verilog反而不觉得是在学一门新语言更像是在换一种方式描述已经很熟悉的老朋友。如果你还有余力真的建议把第4章实验里的模5计数器也用Verilog写一遍再对比一下仿真波形和实验箱上LED的变化那种两边都通的感觉很值。做这一章实验我最真切的心得其实只有一句话不要急着追求一次把所有东西接对时序逻辑电路从设计到工作天然就是一个“状态不断演进”的过程允许自己出错、观察错误、再从错误里推回原理才是这一章训练的核心。实验箱上的电源关掉、导线拆完的那一刻我脑子里留下的不是某一根接线的位置而是时钟沿到来时整个世界被刷新一次的画面。希望你也能在这个实验里找到自己理解时序逻辑的那个瞬间。本文还有配套的精品资源点击获取