自建一套 10.5GHz 开源相控阵雷达AERIS-10 从原理图到实时目标图的完整路径【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADARAERIS-10仓库名 PLFM_RADAR是一个完全开源的 10.5GHz 脉冲线性调频PLFM相控阵雷达项目一次给出原理图、PCB 布局、FPGA 信号处理、STM32 系统管理和 Python 实时 GUI 的全部资产。它面向研究者、无人机开发者和无线电发烧友把原本需要数十万元才能触达的相控阵雷达变成照着清单就能造的系统——3 公里基础版和 20 公里增强版任你选。项目名片先看清楚你在造什么项目内容项目名称AERIS-10 / PLFM_RADAR项目状态Alpha持续开发中工作频率10.5 GHz探测距离AERIS-10N3 kmAERIS-10X20 km天线阵列N 版8×16 贴片阵列X 版32×16 介质填充开槽波导波束控制俯仰/方位 ±45° 电子扫描 步进电机 360° 机械扫描输出功率N 版约 1W×16 通道X 版 10W GaN×16 通道核心器件AD9523-1 时钟、ADF4382 综合器、LTC5552 混频、ADAR1000 相移器、AD9484 ADC、XC7A50T FPGA、STM32F746许可协议硬件 CERN-OHL-P v2固件与软件 MIT仓库获取git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR两套许可分别管硬件和软件是它比很多全套 MIT开源硬件项目更严谨的地方CERN-OHL-P 明确定义了硬件文档、专利保护和高功率射频场景下的责任边界你可以基于它做商业产品只需保留声明并以源格式发布修改。它到底能做什么按模块拆开看整个系统拆成几块可独立验证的板卡每块职责单一电源管理板——所有电压等级的供电、滤波与上电时序时序由微控制器控制先上哪路电、后上哪路电都有章法。频率合成器板——AD9523-1 低抖动时钟发生器给收发综合器、DAC、ADC、FPGA 提供相位对齐的时钟参考这是相控阵相干性的根基。主板——系统的心脏DAC 产生 chirp、2 颗 LTC5552 负责上变频和中频下变频、4 颗 ADAR1000每颗 4 通道驱动 16 通道波束成形、16 颗 ADTR1107 同时承担发射功率放大和接收低噪放。FPGAXC7A50T——全部信号处理在这里完成I/Q 基带下变频、CIC/FIR 抽取滤波、脉冲压缩、多普勒 FFT、MTI 动目标抑制、CFAR 恒虚警检测最后经 USB 把结果送出去。STM32F746——系统管家上电时序、AD9523/ADF4382/ADAR1000 配置、16 路 PA 电流采样与栅压闭环校准DAC5578 INA241A 电流检测、GPSUM982与 IMUGY-85姿态修正、8 路热敏电阻测温与风扇联动、步进电机控制。16 块功放板仅 X 版——QPA2962 GaN 功放每通道 10W把探测距离从 3 公里拉到 20 公里。Python GUI——PyQt6 的 V7 界面做实时目标标绘与地图集成Tkinter 的 V65_Tk 是板级调试仪表盘支持 HDF5 录制与回放。值得注意的是仓库里的测试基建MCU 有宿主侧单元测试9_Firmware/9_1_Microcontroller/tests/FPGA 有 iverilog 回归脚本和一堆对抗性 testbench还有跨层契约测试9_Firmware/tests/cross_layer/校验 Python、MCU、FPGA 三边对同一组协议的理解一致。从零上手先软件跑通再碰硬件 建议顺序是GUI 能跑 → 仿真能跑 → 再焊板子。1. 准备环境Python 3.8 是底线要改信号处理链就装 Vivado免费版够用跑 FPGA 仿真只需要 iverilog仓库自带回归脚本。2. 拿到代码git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR3. 跑通 GUI 与自检不接硬件也能验证cd 9_Firmware/9_3_GUI pip install -r requirements_v7.txt python -m unittest test_v7 -v # GUI 单元自检 python smoke_test.py # 无硬件 mock 模式自检流程接上真机后用python smoke_test.py --live触发 FPGA 自检会逐项报出 BRAM 读写、CIC 积分、FFT 蝶形运算等子系统的 PASS/FAIL。4. 硬件组装Gerber、BOM、CPL 全部在4_Schematics and Boards Layout/4_7_Production Files/下按板卡分目录原理图在同级4_6_Schematics/机箱与散热结构件在8_Utils/Mechanical_Drawings/。建议先做电源板和主板验证基本功能射频链和天线阵列放第二阶段——模块化设计就是让你能分步验收的。5. 调参入口chirp 时长、PRF、波束指向、AGC 参数都可以通过 GUI 或 STM32 配置改改 FPGA 流水线时先跑cd 9_Firmware/9_2_FPGA bash run_regression.sh五个阶段全绿再动板子。技术内幕三个真正硬核的点脉冲压缩用慢说话换快分辨你可能会问3 公里和 20 公里探测距离距离分辨率还能做很好峰值功率却不用很高秘密在 PLFM。发射的不是短促尖脉冲而是一个频率随时间线性扫过的长 chirp——像一个人用很稳的语速把整段旋律慢慢唱完。能量足够多看得远但发射瞬间功率密度很低功放压力小。接收端用匹配滤波器把这长串 chirp对折压缩成一个尖锐的相关峰距离分辨率就由带宽决定而不是脉冲宽度决定。类比弹簧平时慢慢压长脉冲积累能量测量瞬间弹出去压缩后窄峰。FPGA 里的matched_filter_processing_chain.v和多段 chirp 存储long_chirp_seg0_i.mem等文件就是这条压缩链的本体。波束成形16 个通道合唱对准一个方向4 颗 ADAR1000 各管 4 个通道的相位16 个天线单元发射同一路信号但相位各异——哪一路超前、哪一路滞后主瓣就往哪个方向偏这就是 ±45° 电子扫描不用动一根机械零件的原理。类比合唱团每个人声音一样但每人晚半拍开口听起来声源就整体移动了。阵列加窗决定了副瓣水平。项目用 Kaiser 窗约 -25dB 副瓣下面是 16 单元阵列的天线方向图热力图黄色主瓣集中、深色副瓣被压平混合 AGC三层接力自动控增益FPGA 层实时盯信号强度快STM32 层按策略调增益设置中GUI 层提供用户可见的高级控制策略慢。像汽车巡航执行机构反应毫秒级控制器算策略驾驶员决定今天跑快还是跑省。想观察 AGC 行为仓库里有现成的9_Firmware/9_3_GUI/adi_agc_analysis.py和v7/agc_sim.py仿真脚本。落地场景为什么说适合️ 无人机防撞——3 公里版N正好匹配城市低空避障的反应距离±45° 电子扫描加 360° 机械扫描覆盖足够大多普勒处理天然区分静止建筑和移动目标而成本比商用防撞雷达低一个数量级。落地方式N 版硬件 GUI 的目标标绘把 CFAR 检测输出接到你的避障决策层即可。️ 气象监测——X 版 20 公里视距加 32×16 波导阵列的高增益适合做区域性降水探测多普勒通道可直接测径向风速。对大学实验室来说这是一台买得起的专业级风廓线入门设备。 教学与研究平台——从电源时序到 CFAR 每一层都摊开在仓库里学生可以分模块上先学 STM32 配置时钟和相移器再学 FPGA 脉冲压缩最后在 GUI 里接目标分类算法每个模块都能独立跑仿真验证。避坑与调优常见问题清单QGUI 该用哪个版本V6 已废弃现役是 V65_Tk板级 bring-up 仪表盘和 V7 PyQt6完整产品界面版本沿革见9_Firmware/9_3_GUI/GUI_versions.txt。Q第一次上电该怎么走严格按docs/bring-up.html的清单先关射频发射路径上电、立刻记录电流、确认时钟/LO 锁定/相移器回读再逐步放开。文档里专门列了中止判据——电流异常、热升超包络、锁定脚反复不同步就立刻停别硬扛。QRF 指标不达标先查什么按顺序走线阻抗与过孔围栏5_Simulations/Fencing/里有过孔围栏仿真和布局图、板材RO4350B4_7_Production Files/里附了 PCBWay 阻抗说明 PDF、16 通道相位一致性ADAR1000 校准寄存器。射频问题八成出在前两项。Q多径干扰压检测性能脉冲压缩拉开直达波与反射波的距离间隔MTI 滤波器压静止杂波必要时电子扫描让主瓣避开强反射面。三招在radar_receiver_final.v到cfar_ca.v这条链上都已实现调阈值比重写算法先试。调优技巧① 距离分辨率、脉冲能量、PA 压力是三角权衡改 chirp 宽度时三样一起看② CIC/FIR 参数决定带外抑制改完用tb_cic_decimator.v、tb_fir_lowpass.v这类 testbench 验证③ Kaiser 窗的副瓣抑制是阵列设计的免费午餐别轻易去掉④ AGC 响应速度和稳态精度是矛盾体快环放 FPGA、慢策略放 STM32/GUI 的分工别打乱。参与和扩展下一步就能动手的事贡献流程写在CONTRIBUTING.mdfork 后从develop拉 topic 分支main只发生产版PR 前本地跑齐四套 CI——Python 的 ruffpytest、MCU 的make test、FPGA 的run_regression.sh、跨层契约测试。两条硬规则要记住FPGA 的radar_system_top.v是操作码、位宽、复位默认值的唯一事实来源其他层必须向它对齐测试要求对抗性主动去破坏你的代码而不是只证明它能跑。可扩展方向很明确在 Python 侧加机器学习目标分类、把多台 AERIS-10 组网做协同探测、换自定义天线阵列适配其他频段仿真脚本在5_Simulations/里改参数即可重跑。现在就能做的三件事clone 仓库跑一遍smoke_test.py看 mock 自检输出跑bash run_regression.sh --quick感受一下 FPGA 回归是什么节奏打开docs/architecture.html对照上面的模块拆解核对一遍。硬件还没到手没关系——这个项目 90% 的逻辑都能先在仿真里验证等板子到了你已经是那个懂它每一层的人。【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考