每隔一段时间半导体圈就会传出一个让工程师既兴奋又焦虑的消息XX 公司又攻克了 1nm 以下的某个关键工艺。这次的主角是台积电与阳明交大关键词是二维材料和“散射”目标非常明确让电子在更薄的晶体管沟道里跑得更快。说实话对很多做软件、做系统的开发者来说“1nm 以下制程”“二维材料”“散射”这些词听起来又近又远。近是因为芯片性能直接决定我们写出的程序能跑多快远是因为这些属于半导体器件物理的深水区平时很少接触到具体原理。本文想把这条技术新闻拆开讲清楚为什么到 1nm 以下硅材料就不够用了什么叫载流子散射为什么二维材料能成为备选台积电和阳明交大这次突破的“散射难题”到底难在哪如果你对先进制程、芯片材料、器件物理感兴趣哪怕没有微电子专业背景也能按这篇文章的节奏一步步看下来。文中不会堆砌太多公式但会把每个概念的前因后果讲明白并附上可用于初步分析的仿真脚本和器件参数配置示例方便你动手验证。1. 背景1nm 以下传统硅基器件遇到了什么“墙”1.1 从 FinFET 到 GAA结构优化救不了材料极限过去二十年芯片工艺的进步主要靠两条腿走路一是把晶体管尺寸缩小二是不断改变晶体管立体结构。在 28nm 节点之前平面 CMOS 是绝对主流。到了 16nm/14nm 以下短沟道效应越来越严重栅极对沟道的控制能力下降漏电流飙升于是鳍式晶体管 FinFET 登场。FinFET 把沟道从平面变成了立体的鳍片用三面栅极包裹沟道器件关断特性明显改善。到了 3nm 以下FinFET 的鳍片做得再细也有物理极限于是环栅晶体管 GAA 成为新方向。GAA 用纳米片叠起来做沟道栅极四面环绕控制能力比 FinFET 更强。台积电的 N2 节点、三星的 SF2 节点都在走这条路。但一个最关键的问题始终没有回避结构可以变沟道材料却还是硅。当工艺推进到 1nm 以下时硅的物理极限已经不是靠“把栅极包一圈”就能解决的。1.2 尺寸微缩的三大物理瓶颈1nm 以下到底有多小作为对比一个硅原子直径约 0.24nm1nm 相当于 4 到 5 个硅原子排在一起。在如此小的尺度上量子效应开始成为主导因素。第一个瓶颈是沟道厚度。为了抑制短沟道效应沟道必须做得很薄。硅到了 3nm 厚度以下因为量子限制效应和表面粗糙散射载流子迁移率会显著下降。更致命的是硅在极薄状态下表面容易氧化形成界面缺陷这些缺陷会成为电子移动的“绊脚石”。第二个瓶颈是栅极漏电。当栅介质厚度降到几个原子层时量子隧穿效应变得非常明显电子可能直接穿过绝缘层导致静态功耗激增。虽然高介电常数材料 HfO2 等缓解了部分问题但等效氧化层厚度 EOT 缩到 0.5nm 以下后漏电和可靠性会面临新一轮挑战。第三个瓶颈是载流子散射增强。沟道越薄、掺杂越复杂、界面越不平整电子在运动中受到的各种散射就越严重。这一点是本文的核心散射直接决定电子在材料中的迁移速度进而决定晶体管驱动电流和开关速度。1.3 二维材料登场为什么是过渡金属硫化物既然硅在 1nm 以下力不从心业界自然开始寻找替代沟道材料。层状过渡金属硫化物 TMD比如 MoS2、WS2、WSe2成为最热门的候选者。这类材料有一个极具吸引力的特征单层厚度只有 0.6 到 0.7nm大概是硅 3nm 厚度的五分之一。这种天然的超薄结构让栅极控制能力非常强短沟道效应更容易被压制。更重要的是单层 TMD 材料表面没有硅那样天然的“悬挂键”。在硅中表面原子没有配对完的键会形成界面态对载流子产生强散射和俘获。而在 MoS2 的层状结构中表面原子已经是饱和配位界面态密度可以做得非常低。从理论上讲这种材料在极薄尺寸下的迁移率仍然能保持可观的水平不会像硅一样迅速劣化。所以从 1nm 以下制程的路线图看TMD 材料几乎是“必须押注”的方向。英伟达、英特尔、台积电都在布局相关研究公开学术论文数量这几年也在快速增长。2. 核心概念载流子散射如何决定电子跑得快不快2.1 一句话理解散射在半导体器件中电子在导带中并不是直线运动而是不断与晶格原子、杂质离子、界面缺陷、声子等发生碰撞。每一次碰撞都会让电子偏离原来的运动方向这就是“散射”。散射对宏观性能的影响体现在一个关键参数上载流子迁移率 μ。迁移率代表单位电场下电子的平均漂移速度v μ × E其中 v 是漂移速度E 是电场强度。迁移率越高电子跑得越快晶体管在相同电压下的驱动电流就越大开关速度也越快。2.2 几种主要散射机制散射类型来源温度趋势典型影响声学声子散射晶格原子热振动迁移率随温度升高而下降室温下的主要散射来源之一光学声子散射极性光学声子高温下显著增强对极性材料影响较大库仑散射电离杂质、界面电荷迁移率随温度升高而上升低温下更突出表面粗糙度散射沟道表面不平整弱温度依赖极薄沟道中严重远程声子散射高k栅介质中的偶极子振动对沟道迁移率有明显压制高k/沟道界面附近突出不同散射机制的相对强度还受到温度、掺杂浓度、沟道厚度、材料极性等因素影响。一个非常关键的认知是不同散射机制对迁移率的贡献不能简单相加而是要用“阻力叠加”的方式计算。2.3 马西森定则迁移率与多种散射机制的关系器件物理中常用马西森定则Matthiessens rule来近似估算总迁移率1 / μ_total 1 / μ_1 1 / μ_2 ...其中 μ1、μ2 分别代表只存在某一种散射机制时的迁移率。这个公式很好理解每种散射机制就像串联的电阻总阻力最大的散射机制会主导最终的迁移率。换句话说仅仅降低一种散射是不够的。如果界面散射降下来了但声子散射或库仑散射仍然是短板整体迁移率依然上不去。这也是二维材料真正走向量产最棘手的地方也是“散射”问题比想象中复杂的根本原因。3. 难点拆解二维材料晶体管里散射为什么会更严重3.1 超薄沟道让表面散射占比飙升单层 MoS2 只有约 0.65nm 厚沟道中的电子几乎全部被限制在距离表面和界面只有几个原子层的范围内。在这样的强量子约束下载流子很容易感受到表面粗糙度波动、界面电荷、原子台阶等非理想因素。一旦沟道厚度小于电子的德布罗意波长能带结构也会发生明显变化电子有效质量、迁移率、态密度都不再是体材料值。很多研究者在提取单层 MoS2 迁移率时发现不同实验室测出的结果差异巨大从几十到几百 cm²/Vs 不等原因之一就是表面和界面对散射的影响太敏感工艺稍有波动结果就完全不同。3.2 高k栅介质带来的远程声子散射为了提高栅控能力1nm 以下节点必然要在沟道上方生长高介电常数介质比如 HfO2。但高k介质通常是极性材料内部存在大量光学声子。这些声子的电场会穿过很薄的介质层穿透到沟道中对载流子产生远程散射。这种机制叫做远程声子散射remote phonon scattering。在传统硅基器件中硅与 HfO2 之间通常会故意插入一层很薄的 SiO2 界面层来抑制这种散射。但二维材料厚度只有 0.65nm栅极离沟道极近再插入过多的 SiO2 界面层又会导致 EOT 变大、栅控变差。这就是一个两难问题插层可以减少散射但会增加等效厚度不插层远程声子散射又会让迁移率大幅下降。要实现“电子跑得更快”必须在 EOT 最小化和散射抑制之间找到平衡点。台积电和阳明交大这次解决“散射难题”核心大概率就在这层界面的设计与工艺控制上。3.3 金属-半导体接触区的散射还有一个经常被忽视的问题接触电阻。当电子从金属电极注入到二维半导体时金属与半导体之间的势垒会引起强烈的载流子散射和反射。二维材料很薄金属与沟道的接触面积非常有限边缘接触和表面接触的物理机制也不同。很多二维材料晶体管的性能瓶颈不在沟道内而是在两端接触上。近两年学界在接触工程上做了很多尝试比如使用半金属铋、锑作为电极材料降低金属-半导体界面的势垒。台积电与阳明交大的研究方向中接触工程同样是不可回避的一环。只有当接触注入足够顺滑、界面散射足够低沟道内好不容易提升的迁移率才能转化为实际的驱动电流。3.4 散射带来的宏观后果如果散射问题不解决二维材料晶体管即使造出来也会面临一系列性能塌方迁移率低驱动电流不足器件开关速度上不去载流子在散射中损失能量转化为热量导致局部发热严重界面态和缺陷较多时器件亚阈值摆幅退化静态功耗增加器件一致性差批次与批次之间迁移率波动大不利于大规模量产。所以“解决散射难题”并不是学术意义上的锦上添花而是二维材料从实验室走向量产必须跨越的“生死关”。4. 关键突破方向台积电与阳明交大如何解决散射难题4.1 合作背景与研究价值台积电在先进制程上的研发一直延伸到 2nm、1nm 甚至更远节点而阳明交大在二维材料器件物理、高k介质与先进表征方面有长期积累。两者结合等于把“产业级工艺平台”和“前沿材料物理”拼接在一起推动二维材料晶体管从原理验证走向可制造性研究。这里不传谣、不夸大公开发布的信息很少给出完整工艺配方。但从器件物理的通用研究路径来看围绕“散射难题”的突破通常会集中在以下几个方向。4.2 方向一界面插层抑制远程声子散射一条非常明确的思路是在二维沟道与高k栅介质之间插入超薄界面层。这个插层需要满足两个条件足够薄避免 EOT 过大能有效屏蔽高k介质产生的远程声子电场。常见的方案包括薄层氮化硼 hBN、氧化铝 Al2O3、或者经过特殊处理的界面钝化层。研究团队通过对比有无插层的器件迁移率可以直观地量化远程声子散射的贡献。这类工作的难点在于插层厚度只有 1nm 到 2nm必须做到原子级均匀且不能引入新的缺陷。这非常考验原子层沉积ALD和表面前处理工艺。4.3 方向二沟道材料与缺陷工程散射的来源之一是缺陷包括空位缺陷、晶界、杂质原子、以及衬底造成的应变扰动。对于 TMD 材料常见的缺陷包括硫空位、金属原子空位等。这些缺陷会在禁带中引入缺陷能级既提高库仑散射又增加载流子俘获概率。解决思路通常包括通过化学气相沉积 CVI 的参数优化减少硫空位使用分子束外延制备高质量单晶薄膜采用后处理工艺修复缺陷比如低温退火、表面钝化涂层选择合适的衬底减少应力引起的能带波动和散射。如果合作的成果能够证明沟道缺陷态密度显著下降那对二维材料来说就是一次实质性的工程突破。4.4 方向三接触电极材料与注入方式接触电极的材料选择对“电子能不能顺利进场”至关重要。传统金属与二维半导体接触时焊锡效应和费米钉扎效应会导致接触电阻偏高。近年来不少研究采用低功函数金属、半金属材料、或者二维金属与半导体侧向接触方案。这类方案的目标很直接减少接触界面处的势垒散射让电子以接近弹道方式注入沟道。如果台积电与阳明交大合作成果中包含新的电极材料组合或接触工艺那这将是二维材料晶体管迈向实际电路的重要一环。4.5 如何验证“散射变小了”研究团队通常不会直接说“我们降低了散射”而是通过一系列实验间接证明迁移率提升通过霍尔效应或场效应迁移率提取比较改进前后的迁移率低温测量如果散射机制主要是声子散射迁移率会随温度下降而上升如果是缺陷和杂质主导低温下迁移率反而较低拉曼光谱分析晶格质量、应力状态和缺陷密度透射电镜直接观察界面结构和缺陷分布低频率噪声测量界面态密度的直观反映。从这项成果对外释放的信号来看“让电子跑得更快”大概率意味着有效迁移率、接触电阻或亚阈值摆幅等关键指标得到了验证性改善。5. 从论文到量产1nm 以下工艺还需要补齐哪些环节5.1 晶圆级材料生长与良率实验室里的单层 MoS2 可以在小块衬底上精细生长但真正的产线要求的是 12 英寸晶圆上的均匀性。二维材料如何在大面积上做到厚度均一、晶粒大、缺陷少目前仍是不小的挑战。目前常见的 TMD 制备方法包括机械剥离、CVD、MOCVD 等。机械剥离质量高但不适合量产CVD 能做大面积但缺陷较多MOCVD 是更具量产潜力的路线但对工艺窗口和成本控制要求极高。即使材料长好了后续的转移过程也可能引入褶皱、裂纹和污染。所以材料生长与转移依然是二维材料量产的第一道关卡。5.2 栅介质、电极与刻蚀工艺二维材料厚度非常薄常规等离子体刻蚀很容易损伤沟道。有研究采用自限制刻蚀、原子层刻蚀 等方案来精确控制轮廓和损伤。栅介质沉积同样是难题。高k介质直接生长在二维材料表面时由于表面没有悬挂键成核密度低容易形成岛状生长导致漏电路径。需要先做表面功能化处理但这又可能引入额外缺陷。电极工艺也要求极高金属沉积时的热量和粒子能量可能损伤二维沟道。因此需要低温沉积、低能量工艺还要保证接触界面干净、无污染。5.3 结构创新从平面沟道到三维堆叠二维材料真正发挥优势的场景也许不止是替代平面硅沟道还可以用于 3D 堆叠。比如在逻辑芯片中把多个器件层叠起来每一层都用极薄的二维材料做沟道实现真正的垂直集成。这种结构对散热、应力、相互干扰都提出了全新挑战。散射问题在这个场景下又会变得更加复杂因为层与层之间的热耦合、电磁耦合都会影响载流子输运。5.4 工艺集成步骤一览环节当前痛点必须解决的问题材料生长大面积均匀性差CVI/MOCVD 工艺窗口控制材料转移褶皱、污染、裂纹无损转移与清洗栅介质成核密度低、漏电表面功能化与ALD优化接触电极接触电阻偏高半金属/侧向接触刻蚀等离损伤严重ALE 与自限制刻蚀可靠性迁移率漂移、缺陷增加封装、应力、温度管理6. 对芯片设计与 EDA 工具的影响6.1 器件模型需要重新建模如果二维材料晶体管进入量产现有 EDA 工具里的晶体管模型必须大改。目前的先进工艺设计普遍使用 BSIM-CMG 等紧凑模型来描述 FinFET/GAA 的电学行为但这些模型是建立在硅材料物理特性之上的。二维材料的能带结构、有效质量、迁移率散射机制、量子电容等都与硅明显不同。开发新的紧凑模型需要考虑单层材料的量子限制效应更高精度的迁移率散射模型接触电阻的电压和温度依赖更复杂的栅极电容模型。这不仅是器件物理问题也是 EDA 生态问题。没有合适的模型设计公司就无法把二维材料晶体管的性能优势转化为真实电路整个产业也无法形成闭环。6.2 用 Python 初步量化散射对迁移率的影响为了便于理解我们可以用一个简化的 Python 脚本模拟温度变化下不同散射机制对总迁移率的影响。这里仅做教学演示实际工程需要基于实测数据和 TCAD 标定。import numpy as np import matplotlib.pyplot as plt # 温度范围77K 到 400K T np.arange(77, 401, 10) # 声学声子散射近似温度升高迁移率下降 mu_phonon 300.0 * (T / 300.0) ** (-1.5) # 库仑散射近似温度升高迁移率上升 mu_coulomb 200.0 * (T / 300.0) ** (1.5) # 马西森定则总迁移率 mu_total 1.0 / (1.0 / mu_phonon 1.0 / mu_coulomb) plt.figure(figsize(8, 4)) plt.plot(T, mu_total, o-, labelTotal mobility) plt.plot(T, mu_phonon, --, labelPhonon-limited) plt.plot(T, mu_coulomb, :, labelCoulomb-limited) plt.xlabel(Temperature (K)) plt.ylabel(Mobility (cm²/Vs)) plt.legend() plt.grid(True) plt.savefig(mobility_vs_temperature.png, dpi120) print(Done: mobility_vs_temperature.png)运行方式python3 mobility_sim.py从这个近似模拟中你可以观察到低温下库仑散射占据主导迁移率不会无限上升室温以上声子散射逐渐成为主要限制因素。如果再加入表面粗糙度散射项就能进一步解释为什么极薄沟道中迁移率会明显下降。这个例子虽然简单却反映了 TCAD 和紧凑模型开发中的核心问题我们需要把每一种散射机制都建模正确再叠加成总迁移率才能指导晶体管设计。6.3 器件仿真工作流建议如果你的研究方向涉及二维材料器件建议按下面的流程搭建仿真环境1. 用 DFT 计算材料能带结构和有效质量VASP/QuantumATK。 2. 用 TCAD 工具建立二维器件结构设置沟道厚度、介质 EOT、接触金属参数。 3. 使用蒙特卡洛迁移率模型或散射率模型提取关键参数。 4. 将 TCAD 结果与紧凑模型拟合生成 PDK 模型文件。 5. 在 SPICE 级验证电路性能。下面是一份简化二维材料晶体管的器件参数定义示例在实际 TCAD 工具中你需要替换为对应工具的具体语法device: name: GAA-TMD-FET channel: material: MoS2-mono thickness_nm: 0.65 length_nm: 12 width_nm: 20 mobility_model: coulomb_scattering: true surface_roughness_scattering: true remote_phonon_scattering: true gate: dielectric: material: HfO2 eot_nm: 0.5 contact: metal: Bi type: semimetal这份配置体现了“散射模型不能只开一种”的工程思路凡是对总迁移率可能有影响的散射机制都应显式建模再通过实测数据校准。这是二维材料器件仿真区别于传统硅器件仿真的重要一点。7. 常见误区与工程风险7.1 误区一二维材料没有散射问题这是最普遍的错误认知。二维材料的天然超薄结构确实规避了某些硅的界面缺陷但远程声子散射、表面粗糙散射、接触区散射依然存在。它的散射机制不是变少而是“换了类型”。7.2 误区二迁移率越高器件就一定越快迁移率是重要指标但不是唯一指标。驱动电流还取决于栅电容、接触电阻、饱和速度等。迁移率高但接触电阻很大器件照样跑不快。工程上更关注的是有效驱动电流和栅延迟而不是单一迁移率数值。7.3 误区三实验室数据可以直接推到量产实验室在 1cm² 面积上做出一颗优秀器件和 12 英寸晶圆上做出一百万颗合格器件是完全不同的难度。均匀性、良率、可靠性、成本都需要重新验证。所以面对科研新闻中的“突破”我们应该保持兴奋但也要对量产时间线保持理性。7.4 可执行的项目建议如果你在关注或参与二维材料相关项目以下几点值得优先考虑风险点建议动作材料工艺稳定性建立批次化质量监控使用拉曼加电学测试联合判定模型缺失主动积累实测数据反向标定散射模型生态兼容提前对接 EDA 工具验证模型文件是否可被商用工具读取测试标准尽早统一迁移率提取标准避免不同实验室结果无法对比8. 总结与下一步学习建议从这次台积电与阳明交大联手解决二维材料“散射”难题出发我们能清楚看到 1nm 以下制程的真实进展方向结构微缩堆叠的尽头必然要回到材料物理本身。谁能在二维材料的散射抑制、界面工程和接触技术上走得更远谁就更有机会在 1nm 以下节点掌握主动权。对于技术从业者这篇新闻的意义不只是“台积电又领先了一步”而是预示了未来 5 到 10 年芯片设计、EDA 工具、器件建模、材料测试等环节会发生系统性变化。如果你从事的是数字后端或芯片验证暂时不需要研究散射模型但至少要理解“为什么器件库里会冒出新材料模型、为什么功耗和时序分析会出现新的不确定性”。如果你准备深入这个方向建议按这条路径学习先掌握固体物理和半导体器件物理的核心概念能带、载流子、迁移率、电容、阈值电压再学习二维材料基础TMD 的晶体结构、制备方法、优缺点然后用 TCAD 工具做器件仿真尝试复现不同散射机制对迁移率的影响最后阅读最新 IEDM、VLSI、EDL 等会议和期刊上的论文跟踪台积电、英特尔、三星的二维材料研究动态。技术迭代永远比新闻标题更复杂但也比表面看起来更有规律。这场从“硅”到“二维材料”的迁移注定会像当年从平面到 FinFET 一样成为改变整个芯片产业的漫长工程。希望这篇文章能帮你建立起一个清晰的坐标系后续再看到类似新闻时你就能快速判断这是真的突破还是仅仅是实验室里的又一次乐观预演。