13.1 本节导论前面章节所学的组合逻辑电路输出仅由当前输入唯一决定无记忆功能输入消失输出即刻变化。而时序逻辑电路的核心特点是具备记忆存储能力能够保存过往的输入状态。触发器Flip-Flop是时序逻辑电路最基础、最核心的1位二进制存储单元可稳定保存 0、1 两种二进制状态是寄存器、移位寄存器、计数器、时序状态机等核心器件的底层基础。本节从最基础的触发器概念、时钟时序规则入手重点讲解无时钟、最原始的SR锁存器区分或非门、与非门两种结构掌握状态术语、有效电平、功能规则及禁止输入条件为后续电平触发、脉冲触发、边沿触发触发器的学习奠定核心基础。前面章节所学的组合逻辑电路其输出只由当前输入决定不具备记忆能力从本节开始进入时序逻辑电路的学习核心是研究能够保存历史状态的存储单元。本节先介绍触发器的定义、作用以及双稳态记忆、可触发翻转、时序相关、输入约束等核心特征再说明时钟信号 CP 如何为同步时序电路提供统一的状态更新节拍随后重点讲解最基础的无时钟异步存储单元——SR 锁存器分别分析或非门结构高电平有效和与非门结构低电平有效的功能规则与禁止输入组合为后续学习电平触发、脉冲触发和边沿触发等时钟触发器奠定基础。13.2 触发器基本概念13.2.1 触发器定义与作用定义触发器是具有两个稳定稳态0 态、1 态的时序逻辑基本单元能够稳定存储1 位二进制信息0 / 1可根据外部输入信号实现状态保持、翻转、置 0、置 1 操作。核心作用实现二进制数据的短时/长期锁存存储为所有时序逻辑电路提供状态记忆能力是寄存器、计数器、分频器、状态机的最小组成单元。区别于组合电路触发器输出不仅取决于当前输入还取决于过往历史状态具备时序记忆特性。13.2.2 时钟信号 CP在数字时序逻辑电路中时钟信号 CPClock Pulse时钟脉冲 是一种周期性的脉冲信号核心作用是为触发器、寄存器等时序元件提供统一的状态更新时序基准时间标尺实现整个数字系统的同步协调工作。核心功能统一同步所有时序器件的动作时机避免电路逻辑混乱控制触发器何时响应输入、何时更新状态CP 无效时无论输入如何变化触发器状态保持不变。分类区别异步触发器锁存器无 CP 信号输入变化直接改变输出同步触发器必须依靠CP 有效电平/有效沿才能更新状态。13.2.3 触发器核心特征双稳态记忆性最核心触发器仅有两个稳定稳态0 态、1 态。无有效外部触发信号时会永久保持当前状态不变实现 1 位二进制数据存储。可触发翻转性在有效输入信号/有效时钟沿作用下可实现稳态翻转0→1、1→0完成状态更新。时序相关性同步触发器严格依赖时钟信号仅在 CP 有效区间响应输入无效区间封锁输入、保持状态保证时序电路有序工作。输入约束性部分基础触发器如 SR 锁存器存在禁止输入组合违反约束会出现状态不定、逻辑混乱的问题工程使用中必须严格规避。13.3 SR 锁存器SR 触发器锁存器是时序逻辑电路最基础的异步存储单元无时钟信号通过交叉反馈回路实现 1 位二进制信息0/1的存储核心分为与非门结构实用主流和或非门结构理论参考两类。13.3.1 核心概念有效电平能够让端口完成对应功能的电平信号。高电平有效输入为高电平时该端口功能生效输入为低电平端口无效。低电平有效输入为低电平时该端口功能生效输入为高电平端口无效。有效沿时钟信号电平发生跳变的时刻边沿触发器只在该跳变瞬间采集输入信号并更新输出状态时钟保持高电平或者保持低电平时输入改变不会对输出造成影响。上升沿正有效沿CP 由低电平跳变为高电平此刻触发器动作。下降沿负有效沿CP 由高电平跳变为低电平此刻触发器动作。置1置位输入端S有效电平输入时将触发器置为 1 态(Q1 和 Q‾0Q1\;和\;\overline{Q}0Q1和Q​0)有2种可能有效电平输入时如果触发器处于1 态那就继续维持 1态有效电平输入时如果触发器处于0 态那就将0态变为 1态置0复位输入端R有效电平输入时将触发器置为 0 态(Q0 和 Q‾1Q0 \;和\;\overline{Q}1Q0和Q​1)有2种可能有效电平输入时如果触发器处于1 态那就将 1 态 变为 0 态有效电平输入时如果触发器处于0 态那就继续维持 0 态原码输出端(QQQ)直接输出触发器的状态是状态判定的核心依据反码输出端(Q‾{\overline{Q}}Q​)输出与 Q 互补的信号1 状态Q1、Q‾0称触发器处于1状态Q1、\overline{Q}0称 触发器处于1状态Q1、Q​0称触发器处于1状态【这是规定】0 状态Q0、Q‾1称触发器处于0状态Q0、\overline{Q}1称触发器处于0状态Q0、Q​1称触发器处于0状态【这是规定】置 1置位操作令Q1、Q‾0称为置1操作令 Q1、\overline{Q}0称为置 1 操作令Q1、Q​0称为置1操作置 0 复位操作令Q0、Q‾1称为置0操作令 Q0、\overline{Q}1称为置 0 操作令Q0、Q​1称为置0操作原态/初态触发器接收触发信号之前的稳定状态用Qn表示用 Q^n 表示用Qn表示【时间维度的状态标记而非实际电路的物理输出端】新态/次态触发器接收触发信号之后的稳定状态用Qn1或Q∗表示用 Q^{n1}或 Q^*表示用Qn1或Q∗表示【时间维度的状态标记而非实际电路的物理输出端】触发信号输入前物理输出和Q和Q‾Q和\overline{Q}Q和Q​的值都是原态分别用Qn和Q‾n表示Q^n和\overline{Q}^n 表示Qn和Q​n表示触发信号输入后物理输出和Q和Q‾Q和\overline{Q}Q和Q​的值都是次态分别用Qn1和Q‾n1表示Q^{n1}和\overline{Q}^{n1} 表示Qn1和Q​n1表示简单说Qn和Qn1Q^n和Q^{n1}Qn和Qn1是同一物理输出端 Q在不同时间的取值而非两个不同的输出引脚13.3.2 或非门 SR 锁存器高电平有效或非门的逻辑特性是分析的基础只有所有输入为 0 时输出才为 1只要有一个输入为 1输出就为 0分析的基础逻辑公式1A 1、0AA锁存器的特性表或功能表在数字电路中特性表又称功能表 是用于直观描述触发器逻辑功能的表格核心作用是清晰展示触发器的次态与现态、输入信号、时钟信号之间的对应关系特性表解读【以或非门为例】对于或非门锁存器是以高电平作为有效输入特性表中的QQQ为现态(触发信号输入前QQQ的状态不对应电路图中的物理输出端QQQ)Q∗Q^*Q∗为次态触发信号输入后QQQ的状态实际电路图中有两个输出端Q和Q‾Q 和\overline{Q}Q和Q​,二者互补选一个输出端描述功能即可当 S 0、R 0 时 输入端均处于无效状态触发器保持现状物理输出端Q的现态触发信号输入前Q的状态可能是 0也可能是 1如果现态是 0 由于触发器保持现状的原因次态触发信号输入后Q的状态还是 0如果现态是 1 由于触发器保持现状的原因次态触发信号输入后Q的状态还是 1当 S 1、R 0 时置1输入端有效置0输入端无效应该将触发器的稳定状态设置为 1 状态物理输出端Q的现态触发信号输入前Q的状态可能是 0也可能是 1如果现态是 0 由于要将触发器设置为1状态次态触发信号输入后Q的状态就是 1如果现态是 1 由于要将触发器设置为1状态次态触发信号输入后Q的状态还是 1当 S 0、R 1 时置1输入端无效置0输入端有效应该将触发器的稳定状态设置为 0 状态物理输出端Q的现态触发信号输入前Q的状态可能是 0也可能是 1如果现态是 0 由于要将触发器设置为0状态次态触发信号输入后Q的状态还是 0如果现态是 1 由于要将触发器设置为0状态次态触发信号输入后Q的状态就是 0当 S 1、R 1 时由于触发器置0输入端和置1输入端均有效触发器状态不定【禁止的输入组合】物理输出端Q的现态触发信号输入前Q的状态可能是 0也可能是 1如果现态是 0 由于触发器置0输入端和置1输入端均有效次态触发信号输入后Q的状态状态不定如果现态是 1 由于触发器置0输入端和置1输入端均有效次态触发信号输入后Q的状态状态不定核心结论或非门锁存器输入端是高电平有效当置1端处于高电平置0 端处于低电平锁存器处于稳定的 1状态(Q1和Q‾0Q1和 \overline{Q}0Q1和Q​0)或非门锁存器输入端是高电平有效当置1端处于低电平置 0 端处于高电平锁存器处于稳定的 0状态(Q0和Q‾1Q0 和 \overline{Q}1Q0和Q​1)或非门锁存器输入端是高电平有效当置1端处于低电平置 0 端处于低电平锁存器处于保持不变仍然处于稳定状态【0态或1 态】如果锁存器现态处于 1 状态输入均为无效电平时锁存器继续维持稳定的 1 状态次态如果锁存器现态处于 0 状态输入均为无效电平时锁存器继续维持稳定的 0 状态次态或非门锁存器输入端是高电平有效当置1端处于高电平置 0 端处于高电平锁存器处于无效态【是一组禁止输入组合】13.3.3 与非门 SR 锁存器低电平有效常用与非门的逻辑特性是分析的基础只有所有输入为 1 时输出才为 0只要有一个输入为 0输出就为 1分析的基础逻辑公式1⋅AA、0⋅A01\cdot A A、0 \cdot A 01⋅AA、0⋅A0核心结论与非门锁存器输入端是低电平有效当置1端处于低电平置0 端处于高电平锁存器处于稳定的 1状态(Q1和Q‾0Q1 和 \overline{Q}0Q1和Q​0)与非门锁存器输入端是低电平有效当置1端处于高电平置 0 端处于低电平锁存器处于稳定的 0状态(Q0和Q‾1Q0 和 \overline{Q}1Q0和Q​1)与非门锁存器输入端是低电平有效当置1端处于高电平置 0 端处于高电平锁存器处于保持不变仍然处于稳定状态【0态或1 态】如果锁存器现态处于 1 状态输入均为无效电平时锁存器继续维持稳定的 1 状态次态如果锁存器现态处于 0 状态输入均为无效电平时锁存器继续维持稳定的 0 状态次态与非门锁存器输入端是低电平有效当置1端处于低电平置 0 端处于低电平锁存器处于无效态【是一组禁止输入组合】13.4 本节小节本节围绕时序逻辑电路的基础单元展开先明确触发器具有双稳态特性能够稳定存储 1 位二进制信息是寄存器、计数器、状态机等器件的底层基础再引入时钟信号 CP区分无时钟的异步触发器锁存器与按时钟同步更新的同步触发器。重点讲解 SR 锁存器掌握有效电平、有效沿、原态与次态、置 1 与置 0 等核心概念并理解两种结构的功能差异或非门 SR 锁存器为高电平有效与非门 SR 锁存器为低电平有效工程常用。二者都遵循“一端有效则置位或复位、两端均无效则保持原态、两端同时有效为禁止输入组合”的规则。理解本节内容是后续学习电平触发、脉冲触发与边沿触发等时钟触发器的重要基础。