最近互连技术圈有一条值得关注的动态澜起科技的 PCIe 6.x / CXL 3.x 重定时器Retimer芯片被列入 PCI-SIG 供应商名录。这意味着国产高速互连芯片在下一代服务器总线生态中拿到了“正式入场券”。很多读者可能对“重定时器”“PCIe 6.x”“CXL 3.x”“PCI-SIG 名录”这些词熟悉又陌生今天我就围绕这条消息把背后涉及的技术原理、行业意义和工程落地思路一次讲清楚。本文适合服务器硬件工程师、存储与互连方向开发者、系统架构师以及想了解下一代数据中心总线技术的学生和从业者。读完你会理解PCIe 6.x 为什么难做CXL 3.x 解决了什么问题重定时器在链路中扮演什么角色以及“列入供应商名录”这件事的实际分量。1. 事件背景一条名录消息背后的技术分量1.1 澜起科技是谁澜起科技Montage Technology是国内专注高性能互连芯片的半导体公司在内存接口芯片领域深耕多年DDR 系列内存缓冲芯片在全球服务器内存模组中有较高市场占有率。近年来澜起逐步把产品线从内存接口向 PCIe / CXL 高速互连方向扩展重定时器芯片就是其中关键布局。在 PCIe 6.x 和 CXL 3.x 时代信号速率成倍提升链路距离变短、信号衰减加剧重定时器几乎成为长距离高速传输的标配。谁能先做出符合规范、性能达标、通过兼容性验证的 Retimer谁就能在下一代服务器平台中占据有利位置。1.2 PCI-SIG 是什么供应商名录意味着什么PCI-SIGPeripheral Component Interconnect Special Interest Group是制定 PCIe 等互连标准的国际行业组织成员包括 Intel、AMD、NVIDIA、ARM、IBM 等全球主流芯片与系统厂商。PCIe 规范的演进、兼容性测试、产品合规认证都由这个组织推动。所谓“供应商名录”可以理解成 PCI-SIG 官网上公布的产品与供应商清单。能进入这个名录通常意味着产品已经按照相应规范完成设计并进入合规性测试或认证流程。对于下游服务器、存储系统厂商来说采购芯片时会优先从名录中筛选因为“是否在名录里”一定程度上代表了产品的成熟度和标准符合度。1.3 为什么这条消息值得单独解读说实话PCIe Retimer 并不是最近才有的产品形态。但 PCIe 6.x 的 Retimer 难度与此前几代完全不同原因有三信号速率从 32GT/s 翻倍到 64GT/s物理层设计难度指数级上升。PCIe 6.x 放弃了沿用多年的 NRZ 编码改用 PAM4 调制接收端信噪比压力剧增。配合 CXL 3.x 的内存池化、交换拓扑Retimer 不再只是简单“放大信号”还需要满足更严格的延迟和功耗预算。所以当一家国产芯片厂商的 PCIe 6.x / CXL 3.x Retimer 出现在 PCI-SIG 名录中说明它在高速 SerDes、模拟前端、信号完整性等硬核领域已经有实质性进展。这也是本文要展开讲讲技术原理的原因。2. PCIe 6.x 技术变化从 NRZ 到 PAM4 的分水岭2.1 PCIe 代际演进一览先通过一张表回顾 PCIe 各代的主要参数变化。PCIe 版本编码方式单通道速率x16 总带宽关键变化PCIe 3.0128b/130b8GT/s约 32GB/s从 8b/10b 转向 128b/130bPCIe 4.0128b/130b16GT/s约 64GB/s速率翻倍信号完整性要求提升PCIe 5.0128b/130b32GT/s约 128GB/s引入更复杂均衡与发送端补偿PCIe 6.0PAM4 FLIT64GT/s约 256GB/s调制方式革命引入 FECPCIe 7.0规划PAM4 演进128GT/s约 512GB/s尚未发布距离更严苛可以看到PCIe 6.x 是最特殊的一代——它不只是把速率翻倍而是改变了比特在物理介质上的表达方式。2.2 PAM4 调制用更复杂的电平换更高带宽PCIe 5.0 及之前信号采用 NRZNon-Return-to-Zero调制每个单位间隔UI只传输 1 bit用电平的高/低表示 0 或 1。PCIe 6.x 改用 PAM4Pulse Amplitude Modulation 4-Level每个单位间隔可以表示 4 种电平对应 2 bit。这样在同样频率下带宽直接翻倍。但天下没有免费的午餐。PAM4 带来的问题非常现实电平间距缩小到原来的约三分之一抗噪声能力大幅下降。对反射、串扰、插损更加敏感PCB 走线稍有不慎就会让“眼图”闭合。接收端需要更高精度的时钟恢复和均衡算法。这也是为什么 PCIe 6.x 时代Retimer 不再是一个可选项而是长链路场景下的必需品。2.3 FLIT 编码与 FEC 前向纠错PAM4 带来了误码率BER变差的问题。为此 PCIe 6.x 引入了两个重要机制。第一个是 FLITFlow Control Unit流量控制单元编码。以前 PCIe 使用 128b/130b 编码事务层数据包是变长的传输效率会有损耗。PCIe 6.0 改为固定 256 字节的 FLIT 格式每个 FLIT 内部结构固定便于做错误检测与重传管理。第二个是 FECForward Error Correction前向纠错。PCIe 6.0 在物理层加入轻量级 FEC能够在接收端直接纠正部分错误比特减少重传次数。FEC 的引入本质上是用部分带宽换取可靠性。对于 Retimer 芯片来说它必须完整理解 PAM4 信号、FLIT 边界和 FEC 机制才能做到“透明传输”否则会增加链路时延。2.4 为什么高速链路需要 RetimerPCIe 信号在 PCB 上传播时会因介质损耗、过孔阻抗不连续、连接器插入损耗等因素逐渐衰减。速率越高衰减越严重。以 PCIe 5.0 为例32GT/s 信号在普通服务器主板上从 CPU 到 PCIe 插槽再到设备总走线长度一旦超过一定范围眼图就会劣化到无法稳定接收。PCIe 6.x 的 64GT/s 信号对链路预算的要求更苛刻。Retimer 的作用就是“中途接力”它接收上游信号经过时钟数据恢复CDR重新生成时钟再用发送端的均衡器重新驱动信号往下游传输。这一过程相当于把一条长链路拆成两段短链路大幅降低单段信号完整性压力。3. CXL 3.x从内存扩展走向内存池化3.1 CXL 是什么CXLCompute Express Link是建立在 PCIe 物理层之上的高速互连协议面向数据中心场景主要解决 CPU、GPU、加速器、内存之间的高效共享问题。可以这样理解PCIe 定义了设备怎么插上去、数据怎么传输CXL 则在 PCIe 之上定义了缓存一致性、内存语义和 IO 语义让不同设备能够像访问本地资源一样访问共享内存和加速器。3.2 CXL 的三种协议CXL 协议栈分为三个子协议子协议作用典型场景CXL.io基于 PCIe 的 IO 语义用于设备发现、配置、DMA初始化、控制平面CXL.cache缓存一致性协议允许设备缓存主机内存加速器、智能网卡CXL.mem内存语义允许设备访问或拥有主机内存内存扩展、内存池化这三个协议可以组合使用也可以单独启用。CXL 设备通常先通过 CXL.io 完成枚举再根据能力协商是否启用 cache 和 mem。3.3 CXL 3.0 的关键升级CXL 3.0 相比 2.0 有四个核心变化引入交换Switching能力支持多级交换拓扑设备不再局限于树形结构。支持内存池化Memory Pooling多台主机可以共享同一组内存设备。支持内存共享Memory Sharing多个主机可以同时访问同一内存区域并保持一致性。增强对 PCIe 6.0 物理层的适配在大规模拓扑中实现更灵活的内存资源编排。这些能力听起来很美好但对物理层链路提出了更高要求。内存池化意味着数据可能经过更长的路径、更多的交换节点信号完整性挑战成倍增加。此时Retimer 在 CXL 交换拓扑中的部署位置和价值就更加突出。3.4 CXL 3.x 与 PCIe 6.x 的关系CXL 3.0 的物理层基于 PCIe 6.0。也就是说链路速率同样提升到 64GT/s同样面临 PAM4 调制、FEC、FLIT 编码等一系列物理层变化。因此一颗同时兼容 PCIe 6.x 和 CXL 3.x 的 Retimer在设计时需要考虑在物理层支持 PAM4 和 64GT/s 速率。在协议层识别 CXL 流量避免做破坏性处理。保持低延迟因为 CXL.mem 对内存访问延迟极其敏感。这也是 CXL 时代 Retimer 的难点所在它不能只是“物理层信号中继站”还要尽量不干扰协议层的时序和一致性机制。4. 重定时器核心原理Redriver 与 Retimer 的区别4.1 信号完整性为什么要单独处理在 PCB 设计中高速信号的传输距离受到介质损耗skin effect 和 dielectric loss、反射、串扰、抖动等因素限制。速率越高单位长度损耗越大能保证误码率的走线长度就越短。PCIe 6.x 的 64GT/s PAM4 信号链路预算非常紧张。如果设备形态要求走线较长例如 Riser 卡、背板、外部线缆单靠 PCB 材料和连接器优化往往不够必须引入信号调理芯片。4.2 Redriver 与 Retimer 对比信号调理芯片有两个常见类型Redriver重驱动和 Retimer重定时器两者经常被混淆。对比维度RedriverRetimer工作原理模拟域放大/均衡信号CDR 恢复时钟并重新驱动是否恢复时钟否跟随输入时钟是重建本地时钟抖动处理无法消除随机抖动可有效抑制抖动累积延迟极低略高但可控功耗较低较高适用场景短链路补偿长链路/高可靠性场景对协议透明性完全透明需感知协议做适配简单说Redriver 像“音响功放”把信号放大Retimer 像“数字中继站”把信号完整读取后再重新发送。PCIe 5.0 之前的多数场景Redriver 已够用PCIe 6.x 长链路场景Retimer 更稳妥。4.3 Retimer 的工作流程以 PCIe 6.x Retimer 为例其核心处理流程可以拆成四步接收端模拟前端AFE对衰减后的 PAM4 信号做连续时间线性均衡CTLE和判决反馈均衡DFE尽量恢复原始电平。时钟数据恢复CDR从输入数据流中提取时钟信息消除上游累积抖动。信号处理与重定时在恢复的时钟域下对数据重新采样并按 FLIT 边界做必要的 FEC 校验。发送端重新驱动通过发送均衡器e.g. FFE 预加重将干净信号重新发射到下一段链路。这一过程就像是给信号做了一次“修复重建”所以 Retimer 能有效延长链路传输距离提升系统稳定性。4.4 PCIe 6.x 时代 Retimer 的挑战前面提过PAM4 把信噪比预算压缩得很厉害。Retimer 在 32GT/s 时代可以依赖成熟的 SerDes 设计但到了 64GT/s PAM4需要同时兼顾功耗Retimer 数量多如果功耗过高整机散热压力大。延迟CXL 场景对延迟敏感Retimer 的转发延迟必须纳秒级控制。稳健性服务器环境温度变化大Retimer 需要在不同温度下都能稳定锁定时钟。兼容性需要与不同 CPU 平台、交换芯片、终端设备互操作通过 PCI-SIG 合规测试是关键验证。这也解释了为什么 PCIe 6.x Retimer 的研发门槛极高能够量产并进入名录的厂商屈指可数。5. 澜起重定时器与行业影响5.1 澜起重定时器产品定位根据公开信息澜起面向 PCIe 6.x / CXL 3.x 的重定时器芯片目标场景包括服务器主板、AI 加速卡、存储控制器、CXL 内存扩展模块等。它需要同时满足 PCIe 6.0 物理层规范与 CXL 3.0 协议要求能够部署在 CPU 与设备之间的高速链路上。重定时器产品的核心竞争力通常体现在支持的最高速率和通道数。功耗与延迟水平。对不同厂商 CPU / 交换芯片的兼容性覆盖。通过行业标准组织合规性测试的情况。此次列入 PCI-SIG 供应商名录意味着澜起重定时器已经进入官方视野后续可以更顺畅地和服务器 OEM、ODM 厂商进行兼容性适配也为实际落单打下基础。5.2 列入名录的实际意义从产业角度看列入 PCI-SIG 供应商名录的价值至少有四点合规性确认产品设计方向符合 PCIe / CXL 规范降低了下游客户集成时的法律与技术风险。生态协同进入名录后更容易与 Intel、AMD 等平台厂商、以及 PCIe Switch、CXL 控制器厂商做互操作测试。客户信任服务器厂商选型时经过标准组织认可的产品更容易进入候选清单。国产供应链补充在高端互连芯片极度依赖进口的背景下国产 Retimer 的成熟对整机供应链安全有实际意义。需要注意进入名录不等于产品已经实现大规模量产也不等同于通过全部合规测试。更准确的理解是澜起已经拿到了“正式参赛资格”并展示了可以与一线厂商同台竞争的技术实力。5.3 对服务器生态的影响PCIe 6.x / CXL 3.x 平台预计将在接下来的高端服务器中逐步铺开。CXL 内存池化和 AI 加速器高速互连都需要大量 Retimer 配合。澜起的进入给服务器厂商提供了另一个供应商选项有助于降低单一供应商依赖也可能在价格和供货周期上带来更多主动权。对系统集成商和云厂商来说多一个经过标准组织认可的国产 Retimer 可选就是多一层供应链弹性。6. 工程师视角如何验证和测试 PCIe / CXL 链路这一节面向硬件和系统工程师。虽然我们没有实际的 PCIe 6.x 设备可以立刻上手但验证思路是相通的。下面给出一些工程上常用的验证手段。6.1 在 Linux 下查看 PCIe 链路状态服务器上架后第一步通常是通过操作系统确认链路速率和宽度是否符合预期。# 查看所有 PCIe 设备及其链路状态 lspci -vvv # 只关注链路速率与宽度LnkSta 字段 lspci -vvv | grep -i LnkSta # 如果设备较多可以指定 BDF 号查看例如 01:00.0 lspci -s 01:00.0 -vvv输出中重点看这几个字段LnkCap设备支持的最大速率和宽度。LnkSta当前实际协商的速率和宽度。DevSta当前设备状态包括错误记录。如果实际速率低于预期常见原因包括链路训练失败、降速协商、Retimer 配置异常或线缆/连接器问题。# 结合 dmesg 查看 PCIe 链路训练相关日志 dmesg | grep -i pcie6.2 使用 PCIe 分析仪和示波器正式的高速链路验证需要借助专业工具PCIe 协议分析仪抓取链路训练状态机LTSSM状态、事务层报文定位训练失败原因。高速示波器 一致性测试夹具测量发送端眼图、抖动和电平参数评估是否符合规范。误码率测试仪BERT长时间打流测试评估链路误码率是否在可接受范围。PCIe 6.x 的 PAM4 信号对探针、线缆、测试夹具的要求更高测试时要注意校准参考平面避免测试设备本身成为信号劣化的来源。6.3 加装 Retimer 后的调试注意事项如果系统使用 PCIe 6.x Retimer 进行链路延伸调试时建议按以下顺序排查确认 Retimer 固件版本与 CPU / 交换芯片兼容。检查 I2C / Sideband 通道确认 Retimer 被正确枚举和配置。观察 LTSSM 训练进度确认是否卡在 Polling / Recovery 状态。抓取 FEC 统计信息评估链路误码率趋势。做高温和长时压力测试验证 Retimer 在极限环境下的稳定性。实际项目中很多“链路不稳定”问题并不是 Retimer 硬件问题而是电源纹波、参考时钟质量、PCB 走线阻抗不连续造成的。排查时要先确认外围环境再下结论。6.4 链路预算估算思路早期评估是否需要用 Retimer可以简单估算计算 PCB 走线长度、过孔数、连接器数量带来的总插损。查 CPU 或交换芯片的接收端灵敏度预算。对比剩余预算判断是否需要加 Redriver 或 Retimer。如果总插损接近接收端极限且后续还有升级计划建议直接预留 Retimer 位置避免 PCB 改版。7. 常见误区与 FAQ7.1 Retimer 能解决所有信号完整性问题吗不能。Retimer 可以恢复信号质量但无法消除 PCB 设计本身的问题比如严重的阻抗不连续、电源噪声耦合、参考时钟质量差。如果链路环境太差Retimer 输入端的信号已经劣化到 CDR 无法锁定再好的 Retimer 也无能为力。7.2 PCIe 6.x 一定需要 Retimer 吗不一定。短距离的主板内部走线如果链路预算充足可以不用 Retimer。但一旦涉及 Riser 卡、背板、外部线缆、CXL 池化设备等多级连接Retimer 的部署概率很高。具体是否需要取决于系统形态和链路预算。7.3 CXL 3.x 和 PCIe 6.x 是同一个东西吗不是。PCIe 6.x 是物理层和 IO 传输标准CXL 3.x 是建立在 PCIe 物理层之上的协议层标准。可以简单理解PCIe 是“高速公路”CXL 是“在这条公路上跑的、带有缓存一致性规则的货车”。CXL 离不开 PCIe 物理层但协议语义和 PCIe 传统 IO 有很大不同。7.4 Retimer 会增加延迟会不会影响 CXL 内存性能会但影响可控。Retimer 的延迟一般在几纳秒到十几纳秒级别对于 DDR 内存访问本身动辄几十纳秒甚至百纳秒级的延迟来说Retimer 带来的增加量相对有限。更重要的是Retimer 大大提升了链路稳定性减少了重传带来的额外延迟整体收益通常为正。7.5 列入 PCI-SIG 名录就可以直接买吗不完全是。名录代表产品的合规性进程和供应商身份不代表具体的商务状态和量产供应能力。采购时仍需要向厂商确认样品支持、量产时间、供货周期和适用平台。8. 总结与后续关注澜起 PCIe 6.x / CXL 3.x 重定时器进入 PCI-SIG 供应商名录是国产高速互连芯片从“能做”走向“能上桌”的一个信号。PCIe 6.x 的 PAM4 调制、FLIT 编码和 FEC 机制把物理层设计难度推到了一个新的高度CXL 3.x 的内存池化与交换拓扑又给 Retimer 增加了协议层面的适配要求。能在这个时间节点拿出符合规范的产品说明澜起在高速 SerDes、信号完整性和系统级验证方面积累深厚。如果你从事服务器硬件或互连协议相关工作接下来可以重点关注三件事一是 PCIe 6.x 平台的实际量产节奏看看哪些 CPU 平台率先支持 64GT/s二是 CXL 内存池化在云厂商和 OEM 中的落地案例理解真实部署形态三是国产 Retimer 芯片在主流服务器平台上的兼容性测试结果这决定了它能否从“名录”走向“批量”。无论你是做系统设计、硬件调试还是协议开发PCIe 6.x 和 CXL 3.x 都是未来几年绕不开的技术方向。建议先吃透 PAM4、FEC、Retimer 这几个基础概念再结合具体平台做链路预算和测试验证。技术演进虽然快但底层逻辑是相通的速率越高越要尊重物理规律。