一、硬件及接口结束
1.1 PHY引脚功能描述
| 引脚 | 功能 | 描述 |
| 1 | CLK25 | CLK125:内部PLL生成的125MHz参考时钟，如MAC未使用125MHe时钟，则此引脚应保持浮动， |
2 4 63 | GND | 接地 |
| 3 | REG OUT | 开关压器，1.05V输出 |
5 6 8 9 11 12 14 15 | MDI[0]+ MDI[0]- MDI[1]+ MDI[1]- MDI[2]+ MDI[2]- MDI[3]+ MDI[3]- | 差分信号输出，链接RJ45接口 |
7 13 33 48 59 | AVDD10 | 模拟电源1.05V |
10 20 26 37 49 60 64 | AVDD33 VDDREG | 接3.3V电源 |
| 18 | RXDV PHY_AD2 | 接收包文数据使能信号。表示传物给PHY的数据有效 PHY地址位Bit2 |
| 24 | RXC | 接收包文的时钟信号，GMII、RGMII模式时，时钟正常是125MHZ |
| 30 | RXER | 接收包文错误指示信号，表示此包文有错误 |
19 21 22 23 25 27 28 29 | RXD0 RXD1 RXD2 RXD3 RXD4 RXD5 RXD6 RXD7 | 接收的数指总线，GMII使用8位，RGMII使用其中的4位 |
| 31 | COL/MODE | 半双工下的决突检测，上拉RGMII，下拉GMII |
| 32 | CRS | 载波侦听 |
| 34 | GTX CLK | 发送包文的时钟信号，GMII、RGMII模式时，时钟必须是125MHZ |
| 35 | TXEN | 发送包文数据使能信号。表示传输给本模块的数据有效 |
| 42 | TXCLK |
