简介：面向USB 3.1 Gen1 4-Port HUB硬件设计与调试人员的GL3510 QFN64参考原理图，标题标注“已验证”，可用于接口扩展方案、电源与信号链路设计核对，以及原理图评审时的对照参考。包内共1个PDF文件，约427KB，图纸围绕GL3510主控展开，涵盖QFN64引脚分配、SPI Flash电路、X'tal X2电阻、1.2V电源电路、VBUS与复位、LED指示及上行/下行差分对等模块，并对四组下行端口、过流检测、PWREN控制以及DCP/充电模式相关选项给出连接提示。图纸保留1.00至1.50的修订记录，便于追溯Port3 Strapping、引脚调整、SPI Flash与电源电路的变更。已有2881人学习。读者可据此快速理解HUB周边器件连接关系与关键电路组织方式，核对供电、晶振、Flash及端口配置设计，为方案搭建、原理图检查和调试排错提供可直接参照的图纸依据，尤其适合USB HUB板卡前期方案评估、器件选型、原理图交叉检查与故障定位时作为参考底图。
1. GL3510 原理图不是连线图：一张能被产线信任的图纸要交代什么
把 GL3510 原理图画完，不等于这张图就能用。我见过不少板子，图纸上电源、晶振、差分对一样不缺，打样回来插上固态盘却只认 USB 2.0，或者四个下行口里有两个死活不上电。问题往往不在芯片，而在于画图时把“能连上”当成了“能跑住”。GL3510 是一颗四口 USB 3.x Hub 控制器，它的原理图真正要交代清楚的是四件事：3.3V 与 1.1V 两路电怎么建立、25MHz 参考时钟怎么稳住、上下行差分对怎么处理、四个下行口的电怎么分配和保护。这四件事任何一件含糊，后面调试就要靠猜。这篇按我自己的出图顺序讲，适合正在画第一版 hub 板、或者手里有一版“能枚举但跑不稳”的图想返工的人。
2. 电源树与时序：3.3V/1.1V 两路电怎么摆、去耦怎么算
GL3510 的电源结构不复杂，但它是那种“画错不炸、只让你偶发掉盘”的类型。常见做法是把电源分成三组看待：3.3V 模拟（给 USB PHY 的模拟部分）、3.3V IO（给数字接口和配置脚）、1.1V 内核。前两组通常同源，第三组由芯片内部 LDO 从 3.3V 降压产生，也可以外部 DCDC 直接供。选哪种，取决于你的板子要带几个口、每个口要给多大电流、以及你对热的要求。
2.1 先做电流预算，再决定内部 LDO 还是外部 DCDC
很多人拿到参考图就直接照抄，参考图用的是内部 LDO，他也用内部 LDO，结果四口满载跑十分钟，芯片背面烫手，开始间歇性断连。原因很简单：内部 LDO 是把 (3.3V−1.1V)×内核电流 全部变成热耗散在封装里，四口全开时这个功耗不能忽略。
我一般会先列一张电流预算表，把每一路的典型值和最大值分开写，再乘 1.5 倍余量：
| 电源域 | 供给对象 | 取值方式 | 设计余量 | 备注 |
|---|---|---|---|---|
| 3.3V 模拟 | USB PHY 模拟、PLL | 手册典型值 | ×1.5 | 噪声敏感，单独磁珠隔离 |
| 3.3V IO | 数字 IO、配置脚、LED | 手册最大值 | ×1.5 | 与模拟同源但分开走线 |
| 1.1V 内核 | 内核逻辑 | 手册最大值 | ×1.5 | 内部 LDO 时看热阻，外部时看瞬态 |
| 下行口 VBUS | 4 路限流开关 | 单口限流值×4 | ×1.2 | 不计入芯片本身功耗 |
这张表里的具体数字必须来自你手上那版数据手册的电气特性章节，别人的数值不能直接用，因为不同批次、不同封装的热阻和静态电流会有差别。预算做完之后判断很简单：如果 1.1V 那一路的功耗乘以封装热阻，加上 3.3V 部分的发热，结温逼近手册上限，就果断改外部 DCDC；如果余量充足，内部 LDO 能省一颗芯片、省一路布局，反而更稳。
外部 DCDC 要注意的是上电顺序。通用原则是 3.3V 先建立、1.1V 后建立，或者两路同时爬升，避免内核先于 IO 上电。我自己的做法是给 1.1V 的使能脚做一个小 RC 延时，让它在 3.3V 达到 90% 之后再放开，时间常数取 2～5ms。这个延时不用精确，但一定要有，否则某些电源芯片的软启动斜率差异会让上电瞬间出现 latch 风险。
2.2 去耦电容按引脚分组摆放，不要按经验数值随意添加
去耦最容易被糊弄的一句是“每个电源脚加 0.1uF”。这句话方向对，但落地时要解决三个问题：放几颗、放多大、放在哪。
我的做法是按电源引脚分组。同一侧相邻的两个 3.3V 引脚共用一组 0.1uF + 1uF，每组电容的第一个过孔直接打在地平面上，走线长度控制在 1mm 以内；电源入口处放 10uF 钽电容或聚合物电容，再并一颗 1uF 和一颗 0.1uF。1.1V 那一路因为是内核电，瞬态最凶，除了每组 0.1uF 之外，我会额外在 LDO 输出脚附近加一颗 10uF，并且这颗电容的地要单独回到 LDO 的 GND 脚，不要和数字地混在一起走长线。
提示：去耦电容的封装优先选 0402，0201 手工焊和小批量打样容易出问题。容量精度不敏感，但耐压要留一倍以上，1.1V 那路选 6.3V 耐压即可，3.3V 那路建议 10V。
还有一个常被忽略的点：模拟 3.3V 和 IO 3.3V 之间串的那颗磁珠。磁珠的直流电阻会带来压降，选型时额定电流要大于该路的实际电流，否则磁珠饱和后等于一根电阻，隔离效果全无，还会在大电流下发热。我一般选直流电阻在 50mΩ 以内、额定电流是实际电流两倍以上的型号。
2.3 上电时序的实测步骤：别只看仿真波形
图纸画完，时序对不对必须实测。这一步不需要整机，一块空板加可调电源就能做：
- 断开所有下行口负载，把可调电源设为 5V，限流设到预估电流的 1.2 倍。
- 示波器三个通道分别接 3.3V、1.1V、复位脚，都用弹簧地针，不要用长地线夹。
- 触发设在 3.3V 上升沿的 10%，时基设 5ms/格，抓一次完整上电。
- 读三个时间点：3.3V 到 90% 的时刻、1.1V 到 90% 的时刻、复位释放的时刻。复位释放必须晚于前两者。
- 把电源关掉，间隔 1 秒再开，重复 50 次，看有没有一次复位释放提前。
第 5 步是关键。单次上电往往看不出问题，反复上下电才能暴露 RC 复位电路和电源斜率配合不好的情况。我遇到过一块板，冷启动正常，热插拔电源适配器时十次里有一次枚举失败，最后查到就是复位释放太早，芯片内部 POR 还没完成就被人为拉高。
如果实测发现复位释放偏早，解决方式不是简单加大电容。加大电容会让复位在掉电时释放变慢，热重启场景更糟。正确做法是改用带阈值检测的专用复位芯片，或者把 RC 的 R 取大、C 取小，让时间常数不变但放电更快。
3. 25MHz 晶振、复位与配置脚：让芯片每次都按预期启动
时钟和启动配置是另一类“图纸上看不出错”的地方。GL3510 常用 25MHz 无源晶振作为参考时钟，这颗晶振的频率偏差直接决定 USB 3.x 链路能不能稳住。配置脚则在复位释放的瞬间被采样，采样期间的任何毛刺都会被当成有效电平锁存进去。
3.1 晶振负载电容的算法与选型参数表
晶振电路最常见的翻车方式，是照着晶振规格书上的负载电容 CL 直接选两颗同值电容。这是错的，因为实际负载电容还包括 PCB 走线、芯片引脚、焊盘的寄生电容。
正确的算式是：
CL = (C1 × C2) / (C1 + C2) + Cstray当 C1 = C2 = C 时，可以化简为C = 2 × (CL − Cstray)。Cstray 一般取 3～5pF，四层板、走线短取 3pF，两层板、走线长取 5pF。
举例：晶振规格 CL = 12pF，Cstray 取 4pF，则 C = 2 × (12 − 4) = 16pF，实际选 15pF 或 18pF 都行，选完用频率计实测再微调。
选型时的参数底线：
| 参数 | 要求 | 原因 |
|---|---|---|
| 标称频率 | 25MHz | 与芯片参考时钟要求一致 |
| 频率偏差 | ±30ppm 以内 | 给温漂和老化留余量 |
| 负载电容 CL | 8～12pF | 太小易受寄生影响，太大驱动吃力 |
| 等效串联电阻 ESR | 小于手册规定上限，通常 ≤60Ω | 过大起振困难 |
| 驱动电平 | 不超过晶振额定值 | 过驱会加速老化 |
| 工作温度 | 覆盖你的使用环境 | 消费级 0～70℃ 常不够 |
还有一点：晶振下面要铺完整地平面，不要走任何信号线，晶振的两颗负载电容地要就近打过孔回到这个地平面。我见过把晶振放在板边、下面被一根 USB 差分对穿过去的图，起振是能起振，但眼图一塌糊涂。
判断起振裕量够不够，不用买昂贵的负阻测试仪，串电阻法就够用：在晶振一端串一个可调电阻，从 0 开始慢慢加，记录停振时的阻值，这个值应该大于晶振 ESR 的 5 倍。达不到就说明驱动能力不足或者负载电容选大了。
3.2 复位电路：RC、专用复位芯片和内部 POR 的取舍
GL3510 有内部上电复位，理论上外部只需一个上拉。但实际产品里我仍然建议保留外部复位网络，原因有两个：一是内部 POR 的释放阈值和斜率要求不一定覆盖你家电电源的慢启动场景；二是产线测试和调试时需要手动复位。
三种做法对比：
| 方案 | 成本 | 可靠性 | 适用场景 |
|---|---|---|---|
| 仅内部 POR | 最低 | 依赖电源质量 | 电源斜率稳定、成本极敏感的消费板 |
| RC 复位（10k + 100nF） | 低 | 中等，掉电释放慢 | 一般产品，需实测上下电 |
| 专用复位芯片 | 中 | 高，带阈值和延时 | 工业、车载、需宽温场景 |
RC 方案的时间常数取 1～3ms，太小起不到延时作用，太大在快速断电再上电时电容放不干净，会导致复位脚电压处于中间态，芯片进入不确定状态。这一点在带电池或者大容量输入电容的板子上特别明显，输入电容越大，掉电越慢，越容易踩到。
注意：复位脚不要直接并大电容到地做“防抖”，那会把复位释放时间拖到几十毫秒，主机枚举超时。要滤波就在复位脚串 100Ω 电阻再并 1nF 电容。
3.3 配置存储与 strap：默认配置够不够用
GL3510 支持通过外部 SPI Flash 加载配置，也支持无 Flash 时使用默认配置加 strap 引脚设定。原理图上要不要放 Flash，取决于你需要改什么。
需要放 Flash 的典型场景：自定义 VID/PID、改端口数量、开启电池充电协议、自定义 GPIO 功能、改下行口限流阈值。如果只是做一个标准四口 hub，默认配置通常够用，不放 Flash 能省一颗芯片和一组上拉电阻。
放 Flash 时要注意：SPI 的时钟、MOSI、MISO 走线尽量短，CS 加上拉，避免上电瞬间被误选中；Flash 的电源和芯片 3.3V 同源，不要单独用一路 LDO，否则上电顺序不一致会导致读取失败。
用 strap 引脚设配置时，上下拉电阻的取值要够硬。我一般取 4.7k，不用 100k。因为 strap 脚在复位释放瞬间被采样，如果外部还有别的电路挂在这个脚上（比如 LED 或者测试点），100k 的上拉很容易被拉偏，采样到错误电平。采样窗口过后这个脚可能被复用成别的功能，所以电阻位置要尽量靠近芯片，避免长走线引入干扰。
验证方法很直接：上电后用配置工具读回当前配置，和在原理图上设定的期望值逐项比对。这一步不做，后面排查“为什么只有两个口能用”会浪费很多时间。
4. USB 3.x 差分对与下行端口配电：从 AC 耦合电容到过流保护
原理图里真正决定“能不能跑 5Gbps”的，是超高速差分对的处理；决定“四个口能不能同时带载”的，是下行端口的配电和保护。这两块在图纸上占的面积不大，但细节最多。
4.1 上行口 SS 差分：AC 耦合电容位置与阻抗
USB 3.x 的超高速发送端需要 AC 耦合电容，规范要求放在发送端。对于 hub 的上行口来说，hub 的 SSTX 是发送方向，电容就应该放在 hub 芯片的 TX 输出到连接器之间，并且靠近连接器一侧。放错到 RX 端是最常见的错误之一，现象是设备能识别成 USB 2.0，但 3.0 链路训练失败。
电容参数：
| 参数 | 取值 | 说明 |
|---|---|---|
| 容值 | 100nF | 规范推荐值，不要用 10nF 或 1uF |
| 精度 | ±10% | 两颗要同批次 |
| 封装 | 0402 优先 | 0201 焊接良率风险 |
| 介质 | X7R 或 X5R | 避免 Y5V |
| 耐压 | ≥6.3V | 留余量 |
| 直流偏压特性 | 100nF/6.3V/0402 在 0V 偏压下容值衰减小 | 查厂家曲线 |
差分阻抗目标 90Ω，差分对内部等长控制在 5mil 以内，对间不要求严格等长但不要差太多。走线不要跨分割，参考平面必须完整。如果板上空间紧张必须换层，换层处加伴随地过孔，数量按信号过孔 1:2 或 1:3 配。
USB 2.0 的 D+/D- 是另一对，90Ω 差分，通常预留串联电阻位置（默认贴 0Ω），方便后期调 EMI。D+/D- 的 ESD 器件和 SS 的可以共用一颗多路器件，但要注意 SS 那路的电容必须足够低。
4.2 下行口 VBUS 开关与 OCP 反馈的接法
四个下行口每个都要独立的 VBUS 配电开关，作用是限流、开关控制、过流反馈。原理图上这部分有三根线要接对：EN、OC#、OUT。
EN 由 hub 的 GPIO 控制，注意有些配电开关 EN 是高有效，有些是低有效，还有带反相的型号。接反了现象就是插设备不上电，但芯片本身枚举正常。
OC# 是过流反馈，绝大多数型号是开漏低有效输出，必须上拉。上拉电阻取 10k，接到 3.3V IO 电源。这里最常见的翻车是“忘记上拉”，浮空的 OC# 被芯片内部弱下拉读成过流，结果四个口全部关闭供电，用户看到的现象是 hub 能识别、插什么都不亮。
注意：如果芯片的过流检测脚本身带内部上拉，外部再加 10k 会形成分压，某些情况下电平判据会变。原理图上我习惯保留上拉位号但标注“按手册确认是否贴装”，出图时在备注里写清楚。
限流值怎么定：标准 USB 3.x 端口单口 900mA，支持电池充电协议的端口要到 1.5A 甚至更高。配电开关的限流阈值要大于端口最大电流、小于上游电源和 PCB 走线能承受的值。四个口同时满载时，上游 5V 的供电路径要能扛住 4×限流值，这条路径上的走线宽度、连接器额定电流、保险丝规格都要一起核对。
VBUS 检测是另一个容易算错的地方。上行口的 5V 需要分压后送进芯片的检测脚，检测脚耐压一般不超过 3.6V。分压比按Vdet = Vbus × R2 / (R1 + R2)算，目标落在 1.2～2.5V 之间，同时分压网络的静态电流要小。
| R1（上） | R2（下） | Vbus=5V 时 Vdet | 静态电流 | 评价 |
|---|---|---|---|---|
| 10k | 20k | 1.67V | 167uA | 推荐，抗干扰好 |
| 100k | 200k | 1.67V | 16.7uA | 省电，但易受干扰 |
| 1k | 2k | 1.67V | 1.67mA | 电流偏大，不推荐 |
分压点对地并一颗 100nF 做滤波，位置靠近芯片引脚。这个电容还有个副作用是延缓拔插检测，所以不能取太大，1uF 就会让拔掉后 hub 仍然认为设备在位好几秒。
4.3 ESD 器件选型的三个硬指标
USB 口是整机 ESD 的最短路径，器件选错不是“保护弱一点”，而是直接把信号眼图做塌。
第一个指标是电容。SS 差分对上，ESD 器件的等效电容必须低于 0.5pF，最好是 0.3pF 以下。1pF 的器件在 5Gbps 下就会明显压缩眼高。第二是钳位电压，在规定的放电电流下钳位要低于芯片 IO 的绝对最大额定值，并且要低于下游电源器件的耐压。第三是响应速度，要能覆盖 IEC 61000-4-2 的上升沿，器件手册里通常会标“<1ns”。
布局上，ESD 器件必须放在连接器和差分对之间，信号先过器件再进芯片，不能反过来。器件的接地要用最短路径打到地平面，走线长度超过 5mm 基本就失效了。
5. 避坑清单：五类让 GL3510 原理图“看起来对、跑起来翻车”的接法
这一节列的五条，都是我或者合作方在实物上真真切切踩过的。每条按现象、原因、解决写，照着对一遍图，能省下至少一轮打样。
第一条：超高速链路只认 USB 2.0
现象：设备插上后能被枚举，但速度停在高速（480Mbps），系统里看不到 USB 3.x 连接；换好线、换好设备都一样。
原因：AC 耦合电容放在了接收端而不是发送端。USB 3.x 规范的耦合电容位置是发送端，放错之后接收端的共模工作点建立不起来，链路训练直接失败，芯片回退到 USB 2.0。也有一种情况是电容值贴错，贴成了 10nF，同样训练不过。
解决：把电容移到 hub 的 TX 输出侧、靠近连接器；用万用表逐颗确认容值，别信 BOM，直接测。改完之后重新插拔看链路速率，不用改固件。
第二条：四个下行口全部不上电
现象：hub 本身能被主机识别，配置文件也读得到，但插任何设备都不亮灯，量 VBUS 是 0V。
原因：过流检测脚悬空。这个脚是开漏低有效，浮空时被读成持续过流，芯片的保护逻辑把四路配电开关全关了。还有一种变体是上拉接到了 1.1V 而不是 3.3V，电平判据不对，同样被当成过流。
解决：每个 OC# 脚上拉 10k 到 3.3V IO；如果芯片内部有上拉，按手册决定是否贴装外部电阻；改完后逐个口单独插设备验证，不要一次插满就断言正常。
第三条：拔掉上行线，hub 仍然认为自己在连着
现象：从主机上拔掉上行线，重新插上后主机没有任何反应，必须断电重启才能重新枚举。
原因：上行 VBUS 检测的分压电阻取值太小，比如用了 1k/2k，分压网络从主机 VBUS 上持续取 1.6mA，主机关断 VBUS 后板上电容放电慢，检测脚电压长时间停在阈值以上，芯片一直认为连接有效。另外一个常见原因是分压点的滤波电容取了 1uF 以上。
解决：分压电阻提到 10k/20k 量级，滤波电容控制在 100nF 以内；改完做拔插 50 次测试，每次间隔 1 秒，看是否能稳定重新枚举。
第四条：跑大文件十几分钟后掉盘
现象：空载正常，连续读写十几分钟到半小时后设备消失，重新插拔又能用，摸芯片明显发热。
原因：1.1V 内核那一路用的是内部 LDO，四口满载时结温升高，LDO 进入热保护或者输出跌落触发欠压复位。也可能是外部 DCDC 的输出电容容量不足，大电流瞬变时内核电压跌到复位阈值以下。
解决：先算热，按第 2 章的预算表核对结温；余量不足就改外部 DCDC 供电。如果已经是外部供电，在 LDO/DCDC 输出端加到 10uF + 0.1uF，用示波器在满载瞬间抓 1.1V 的跌落幅度，控制在 ±5% 以内。
第五条：晶振能起振，但个别板子链路不稳
现象：同一批板子，大部分正常，个别板子插 USB 3.x 设备时好时坏，换设备现象不同，怀疑是兼容性问题。
原因：晶振负载电容照着 CL 直接选，没有扣掉寄生电容，实际振荡频率偏离标称值。参考时钟偏差会直接影响 SS 链路的抖动容限，余量小的板子就会偶发失败。另一类原因是晶振 ESR 偏大，起振裕量不足，温度一变化就进入临界状态。
解决：按 3.1 的公式重算负载电容，用频率计实测（不是看示波器，精度不够），偏差控制在 ±30ppm 内；用串电阻法测起振裕量，达不到 5 倍 ESR 就换晶振或减小负载电容。
6. 把“已验证”变成证据链：一份可复现的板级验证顺序
“已验证”这三个字写在标题里很容易，难的是别人拿到你的图，按同样的顺序做一遍，能得出同样的结论。我现在的习惯是把验证拆成有先后依赖的六步，前一步不过不做下一步，每一步都留数据。
| 顺序 | 验证项 | 判据 | 需要的工具 |
|---|---|---|---|
| 1 | 上电时序 | 复位释放晚于两路电源 90% | 四通道示波器 |
| 2 | 静态电流 | 空载电流在预期范围内，无异常发热 | 可调电源、热像仪 |
| 3 | 枚举 | USB 2.0 与 USB 3.x 均能识别，速率正确 | 主机、系统日志 |
| 4 | 差分阻抗 | TDR 测得 90Ω±10%，无严重不连续 | TDR 或网络分析仪 |
| 5 | 满载老化 | 四口同时读写 2 小时无掉盘，结温留余量 | 负载设备、热电偶 |
| 6 | 拔插寿命 | 上行口与下行口各 500 次，无枚举失败 | 自动拔插治具或人工 |
第 3 步有个细节值得单独说：不要只用一种设备验证。我一般准备三类——一个 USB 3.x 固态盘（大电流、持续读写）、一个 USB 2.0 低速鼠标（验证兼容回退）、一个带外置供电的设备（验证 VBUS 检测不会误判）。三类都过，才算枚举这一项通过。
第 4 步很多人跳过，觉得板子能跑就不用测阻抗。但阻抗不连续往往是“这批能用、下批不能用”的根源，因为板厂每次压合的介质厚度会有波动。TDR 测一次，把波形存档，下一代改板时可以直接对比。
第 5 步的老化时间我给的是 2 小时，这是下限。如果是量产前的定型验证，我会做到 8 小时，并且放在高温箱里跑，环境温度按产品规格上限再降 10℃ 取。热的问题在常温下经常暴露不出来，一旦进了外壳、装了风扇或者不装风扇，情况就完全不同。
最后说个我自己的教训。早期画 hub 板的时候，我特别迷信“参考设计照抄就没错”，结果第一版四口板子在实验室一切正常，小批量出货后退货率超过一成，客户反馈都是“用一会儿就断”。查了两周，最后发现是内部 LDO 的散热余量在密闭外壳里不够，实验室裸板加风扇根本复现不了。从那以后我改了一个习惯：任何电源方案，先在图纸阶段把最坏情况的结温算出来写在原理图空白处，标注计算依据和假设条件。这张图后来给谁看，都能一眼知道哪里是边界、哪里不能动。
如果你正准备画第一版，建议先把第 2 章的电流预算表和第 5 章的五条对着图过一遍，比事后飞线改板便宜太多。希望帮到你。
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