一、DRAM 存储元的工作原理
SRAM 存储元是触发器，具有两个稳定状态；DRAM 只用 1 个 MOS 管 + 1 个电容，靠电容上的电荷量存储信息：
- 电容有电荷 → 存 1；电容放电无电荷 → 存 0
- ✅ 优点：元件少，存储密度远高于 SRAM，成本低，用作主存
- ❌ 缺点：电容电荷会漏电，必须定期刷新；读出是破坏性读出，读完电荷丢失，读出之后要重写（再生）
读写过程
- 写 1：行线高电平，MOS 导通，位线高电平给电容充电
- 写 0：行线高电平，MOS 导通，电容通过 MOS 管向位线放电
- 读：行选通打开 MOS 管，电容电荷送到位线，得到输出；读完电容电荷没了，必须同步刷新重写
小考点：输入缓冲器、输出缓冲器互斥，读写不能同时发生。
二、DRAM 芯片逻辑结构（1M×4 位举例）
DRAM 容量 1M，地址一共 20 位，地址线复用（分时传送），引脚只引出 10 根地址线：
- 先送行地址 A₉~A₀，由RAS‾\overline{RAS}RAS（行选通信号）锁存到行地址锁存器
- 再送列地址 A₁₉~A₁₀，由CAS‾\overline{CAS}CAS（列选通信号）锁存到列地址锁存器
- 芯片内部：行译码、列译码、存储阵列、读写放大电路
考点：RAS、CAS 是 DRAM 标志性信号，用来区分行、列地址。
三、DRAM 读/写时序
- 读周期：先RAS‾\overline{RAS}RAS有效，锁存行地址；再CAS‾\overline{CAS}CAS有效，锁存列地址；R/W=1（高），数据输出
- 写周期：同样先发 RAS、再发 CAS；R/W=0（低），数据线上送入要写入的数据
- 周期起点：RAS 下降沿，读周期、写周期时长一般相等
四、DRAM 刷新操作（高频简答考点）
DRAM 电容电荷会泄漏，不管有没有读，都要定期刷新，刷新本质：按行重新给电容充电。
标准刷新周期：64ms（主流规格），一次刷新一整行。
三种刷新策略
- 集中式刷新
在 64ms 周期里，集中一段时间把所有行一次性刷新；刷新期间不能读写，存在一段死时间。
- 分散式刷新
把每一行的刷新均匀分散在 64ms 内，每隔固定时间刷新一行，没有死时间；但是刷新频繁，速度慢。
例子：8192 行 DRAM，间隔 ≈7.8μs 刷新一行。
- 异步刷新（常用）
折中方案，考试重点，兼顾速度和死区。
补充：现代 DRAM 支持自动刷新，自带刷新计数器；CAS 在 RAS 之前有效，触发自动刷新，不需要外部送地址。
突发传输模式（Burst）
对同一行相邻单元连续访问，只发一次行地址，后续连续输出列地址对应数据；省去重复行激活开销，提升连续访问速度。
五、SDRAM 同步 DRAM
传统 DRAM 是异步（无时钟）；SDRAM 引入系统时钟 CLK，所有信号在时钟沿同步采样。
SDRAM 核心特点
- 同步操作：所有输入信号在 CLK 上升沿锁存，和 CPU 时钟同步；CKE 是时钟使能
- 多存储体 Bank：芯片分成多个独立 Bank，可以流水线并行操作；一个 Bank 刷新，另一个 Bank 读写，提高吞吐
- 命令控制：把CS‾\overline{CS}CS、RAS‾\overline{RAS}RAS、CAS‾\overline{CAS}CAS、WE‾\overline{WE}WE编码成命令：激活、读、写、预充等
- 模式寄存器：上电配置，设置 CL（CAS 延迟）、突发长度 BL 等参数；CAS 延迟 CL 可编程
对比异步 DRAM：异步无时钟、单存储体、CL 不可编程；SDRAM 同步时钟、多 Bank、CL 可配置。
SDRAM 读时序简要流程
- T1 上升沿：ACT 激活命令 + 行地址
- T3 上升沿：读命令 + 列地址
等待 CL 个时钟周期之后，数据连续输出；CL=2 就是等待 2 个时钟。
六、DDR SDRAM（双倍速率 SDRAM）
SDR SDRAM：只在时钟上升沿传数据。
DDR 核心：时钟上升沿、下降沿都传输数据，一个时钟周期传 2 次，双倍数据速率。
- 内部采用 2n 预取结构；DDR2 是 4n 预取，DDR3 是 8n，DDR4 8n 预取
- CK 和CK‾\overline{CK}CK差分时钟，抗干扰强
七、DRAM 读写校验
用来检测/纠正存储错误，附加校验位和数据一起存入内存。
- 奇偶校验：只增加 1 位校验位，只能检出 1 位错，不能纠错，结构简单，早期用
- 汉明码：可以纠正一位错，检出两位错；数据位越长，校验位占比越低
例：8 位数据 → 4 位校验位；64 位数据仅需要 7 位校验位。
八、CDRAM（Cache DRAM）
在 DRAM 芯片内部集成一小块高速 SRAM 作为片上 Cache：
- Cache 存放最近访问过的一整行 DRAM 数据
- 如果下一次访问行地址和 Cache 中一致，直接从 SRAM 高速读出，不用访问 DRAM 阵列
- 优点：连续同行长地址访问速度极快；可以重叠刷新和读写操作
- 可拼接成 32 位存储模块，支持字节、半字、字访问，BE‾\overline{BE}BE字节允许信号控制
✅ 本章简答背诵清单（考前速记）
- DRAM 为什么要刷新？读出为什么是破坏性读出？
- DRAM 地址为什么要分时复用？RAS、CAS 作用
- 三种刷新方式的优缺点（集中/分散/异步）
- SDRAM 相比异步 DRAM 改进点
- DDR SDRAM 和 SDR SDRAM 区别
