简介：这份《华为PCB设计规范》PDF面向PCB设计工程师、电子工程师及项目经理等从业者，用于解决设计流程不统一、评审标准模糊、布线布局缺乏依据等实际问题，适合需要对照企业级规范提升设计质量与可靠性的中高级技术人员。资源包共1个文件，为PDF格式，大小约248KB，内容按章节组织，涵盖设计任务受理、网络表创建、布局、布线约束条件设置、布线前仿真、后仿真及设计优化、工艺设计要求等完整链路，并附有传输线特性阻抗与PCB设计作业流程两个附录。规范中明确了设计评审的自检项目与评审流程，强调从材料选择、板厚到孔径等工艺要求的落地标准，可帮助读者建立从设计申请到交付验收的标准化作业思路。目前已有5961人学习下载，适合作为日常设计自查与团队规范培训的参考依据。
1. 一份设计规范为什么能决定一块板子的生死
很多硬件工程师都有过这样的经历：原理图检查了三遍，网络表比对无误，布线也全部连通，DRC 零报错，板子发出去打样回来，上电——不工作。查了三天，最后发现是某个去耦电容离 IC 电源引脚远了 8mm，或者某条时钟线跨越了地平面的分割槽。这类问题在原理图阶段完全看不出来，在连通性检查里也永远不会报错，但它就是能让整块板子变成一块昂贵的废品。
这份《PCB 设计规范》要解决的正是这个问题。它把那些“原理图正确但物理实现会翻车”的隐性规则，从老工程师的脑子里、从一次次试产失败的血泪经验里提取出来，变成可执行、可检查、可评审的条文。它的核心价值不在于告诉你“怎么画板子”，而在于告诉你“为什么这样画才能 work”——从网络表创建到布局布线，从线宽载流到平面分割，每一条规则背后都有电磁场、热力学和制造工艺的硬约束在支撑。搞懂这些约束的底层逻辑，比记住具体数值重要得多。
2. 从原理图到物理板：网络表为什么是整个流程的“黑匣子”
2.1 网络表的本质：一份电气连接的契约
网络表是原理图设计工具自动生成的文本文件，包含元器件封装、网络列表和属性定义。它的角色是原理图世界和 PCB 世界之间的唯一接口——原理图说“U1 的第 14 脚连到 R5 的第 2 脚”，网络表把这句话翻译成 PCB 工具能理解的格式，PCB 工具再根据封装信息把这两个焊盘用铜线连起来。
这个翻译过程有一个容易被忽视的陷阱：网络表的正确性完全依赖于原理图输入的规范性。如果原理图里某个器件的封装名写错了，网络表不会报错，PCB 工具也不会报错，它只会按照错误的封装生成焊盘。等板子回来发现芯片焊不上去，已经来不及了。规范里专门强调“创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误”，说的就是这个环节的脆弱性。
常见的实现思路是：在创建网络表之前，先做一次封装核对。把 BOM 里的每个器件与封装库逐一比对，确认引脚编号、焊盘间距、本体尺寸都匹配。对于新器件，必须提供完整的封装资料，不能凭经验“估一个”。这一步多花半小时，能省掉后面两周的调试时间。
2.2 原点设置与板框创建：坐标系里的工程决策
创建 PCB 设计文件时，原点的位置选择看似是个小问题，实际上影响整个设计流程的效率。规范给出了两个原则：单板左边和下边的延长线交汇点，或者单板左下角的第一个焊盘。前者适合规则矩形板，后者适合异形板或需要与结构件精确对齐的场景。
为什么原点位置这么重要？因为所有坐标标注、装配图输出、ICT 测试点定位都基于这个原点。如果原点选得随意，后续每次标注尺寸都要做一次心算偏移，出错概率随标注数量线性上升。板框四周倒圆角半径 5mm 的规定也是同理——这不是美学要求，而是为了避免尖角在制造和运输过程中产生应力集中，导致板边开裂或划伤操作人员。
2.3 封装确定：一个被低估的风险点
规范把“确定器件的封装”单独列为一步，而不是并入网络表创建，说明它在实际项目中经常出问题。封装的本质是器件在 PCB 上的物理投影，它必须同时满足电气连接（引脚编号对应）、机械装配（尺寸与实物一致）和工艺要求（焊盘大小适合焊接）。
一个典型的翻车场景是：BGA 封装的焊盘设计没有考虑阻焊层的开窗方式，导致焊接时锡球无法正常塌陷，出现虚焊。这类问题在网络表层面完全看不出来，因为网络连接是正确的，错的是物理实现。规范要求“对于新器件，即无 MRPII 编码的器件，需要提供封装资料”，就是在流程上强制这个检查点。
3. 布局的底层逻辑：为什么“先大后小”不是经验之谈
3.1 布局的本质是约束满足问题
布局操作的基本原则第一条是“先大后小，先难后易”，即重要的单元电路、核心元器件优先布局。这条规则经常被当成老工程师的口头禅，但它背后是一个严格的约束满足逻辑：PCB 上的空间是有限的，器件的相对位置决定了布线的可行性和信号质量。大器件和核心器件对位置的要求最苛刻——它们引脚多、功耗大、信号关键，一旦位置定死，周围的小器件只能见缝插针。反过来，如果先摆小器件，大器件可能找不到合适的位置，整个布局推倒重来。
规范里提到的“根据单板的主信号流向规律安排主要元器件”也是同一个逻辑。信号从输入到输出有一条主路径，沿着这条路径布局，连线自然最短。如果逆着信号流向布局，布线就要绕路，绕路意味着更长的走线、更大的回路面积、更多的过孔，每一项都在恶化信号完整性。
3.2 分区与隔离：模拟数字为什么要分开
规范明确要求“高电压、大电流信号与小电流、低电压的弱信号完全分开；模拟信号与数字信号分开；高频信号与低频信号分开”。这三条分开规则对应的是三种不同的干扰机制。
高电压大电流信号通过两种方式干扰弱信号：一是容性耦合，高压线路的电场通过寄生电容耦合到邻近的弱信号线上；二是感性耦合，大电流回路的磁场在邻近回路中感应出电压。分开布局的本质是拉开距离，降低耦合系数。
模拟信号与数字信号的分开则更微妙。数字信号在翻转时会产生大量的高频谐波，这些谐波通过电源平面和地平面传播，如果模拟电路和数字电路共用同一块地平面，数字噪声就会串进模拟信号链。规范建议“通常采用将二者的地分割，再在接口处单点相接”，这个单点相接的位置选择本身就是一门学问——要选在数字噪声不会通过地平面回流到模拟区域的点。
高频与低频的分开是为了控制电磁辐射。高频信号的走线本身就是天线，如果与低频信号线平行走线，高频信号会通过串扰耦合到低频线上。规范要求“高频元器件的间隔要充分”，具体多大算充分，取决于高频信号的频率和功率，但一般原则是：频率越高，间隔越大。
3.3 栅格设置：50mil 和 25mil 背后的工艺约束
规范规定“一般 IC 器件布局时，栅格应为 50--100 mil，小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于 25mil”。这个数值不是随便定的。50mil 对应的是标准 DIP 封装引脚间距 100mil 的一半，25mil 对应的是 SOP 封装引脚间距 50mil 的一半。栅格设置为引脚间距的整数分之一，可以保证器件引脚始终落在栅格点上，布线时不需要频繁调整走线角度。
如果栅格设置不当，比如用 30mil 栅格去布局 100mil 间距的 DIP 器件，引脚就会落在栅格之间，布线时要么走斜线，要么频繁切换栅格，效率极低且容易出错。这是一个典型的“工具参数决定设计质量”的场景。
3.4 发热元件的布局：热力学在 PCB 上的投影
“发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。”这条规则的底层是热传导和热对流的基本原理。发热元件集中布局会导致局部热点，热点区域的温度可能超过器件的结温上限，导致性能漂移或永久损坏。均匀分布则是利用整个 PCB 的铜箔和基材作为散热器，把热量分散到更大的面积上。
温度敏感器件远离发热源的原因更直接：半导体器件的参数对温度敏感，温度每升高 10°C，某些参数可能漂移百分之几。如果温度检测元件本身被发热元件烤着，它测到的就不是环境温度，而是发热元件的表面温度，整个温控系统就失效了。
4. 布线约束条件的数学：线宽、孔径和层数怎么算出来
4.1 信号层数的确定：一个经验公式的推导
规范给出了一个信号层数与引脚密度的对照表，引脚密度的定义是：板面积（平方英寸）/（板上管脚总数/14）。这个公式的分子是板面积，分母是等效的 14 脚器件数量。为什么除以 14？因为 14 脚 DIP 是早期 PCB 设计的基本单元，一个 14 脚器件大约需要一定的布线资源，用这个基准可以把不同引脚数的器件折算成统一的度量。
对照表显示：引脚密度 1.0 以上对应 2 层板，0.6-1.0 对应 4 层，0.4-0.6 对应 6 层，以此类推。这个对应关系的逻辑是：引脚密度越高，单位面积内的连接需求越大，需要的布线层数越多。但规范也强调“布线层数的具体确定还要考虑单板的可靠性要求，信号的工作速度，制造成本和交货期等因素”，说明这是一个起点而非终点。
4.2 线宽与载流：铜箔厚度、温升和电流的三角关系
规范给出了不同铜箔厚度、不同线宽下的载流量表格，并注明“用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额 50% 去选择考虑”。这个降额系数的来源是：表格数据是在特定温升条件下测得的，实际应用中散热条件可能更差，降额使用是为了留出安全裕量。
铜箔厚度的单位是盎司（OZ），1 OZ 定义为 1 平方英尺面积内铜箔重量为 1 盎司，对应物理厚度 35um。2 OZ 就是 70um。载流量与铜箔的横截面积成正比，横截面积等于线宽乘以铜厚。所以同样载流能力下，铜厚加倍，线宽可以减半。但线宽减半会增加电阻，导致压降增大，所以实际选择要在载流、压降和布线密度之间取平衡。
4.3 线间距与介电强度：空气间隙和爬电距离
规范给出了输入 150V-300V 和 300V-600V 电源的最小空气间隙及爬电距离表格。空气间隙是指两个导体之间通过空气的最短距离，爬电距离是指沿绝缘材料表面的最短距离。这两个参数决定的是绝缘耐压能力。
空气的击穿场强大约是 3kV/mm，但这是在理想均匀电场下的值。实际 PCB 上的电场分布不均匀，尖角处场强集中，所以需要更大的间隙。爬电距离的要求比空气间隙更严格，因为绝缘材料表面可能吸附灰尘和水分，导致表面电阻下降，沿面闪络电压降低。规范中“线与保护地间距”这一列，针对的是电源线与保护地之间的绝缘要求，这个距离直接关系到操作人员的安全。
4.4 孔径与板厚：5-8 倍径比是怎么来的
规范规定“过线孔制成板的最小孔径定义取决于板厚度，板厚孔径比应小于 5--8”。这个比例是 PCB 钻孔工艺的限制。钻孔时钻头高速旋转下压，如果孔太深（板太厚）而孔径太小，钻头容易折断，孔壁的镀铜均匀性也难以保证。5-8 倍的径比是工艺窗口的上限，超过这个比例，良率急剧下降。
孔径优选系列 24mil、20mil、16mil、12mil、8mil 对应焊盘直径 40mil、35mil、28mil、25mil、20mil，这个对应关系保证了焊盘环宽足够，焊接时不会因为焊盘太小导致虚焊或脱落。内层热焊盘尺寸比外层焊盘大，是因为内层铜箔与树脂基材的结合力较弱，需要更大的面积来分散热应力。
5. 布线规则背后的电磁学：从 3W 到 20H
5.1 地线回路规则：环面积最小化的物理意义
“环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。”这条规则的物理基础是法拉第电磁感应定律和安培环路定理。信号电流从源端流到负载，必须通过地平面返回源端，形成一个闭合回路。这个回路相当于一个环形天线，环面积越大，辐射效率越高，同时接收外界电磁波的能力也越强。
在双层板设计中，地平面不完整，回流路径被迫绕行，环面积增大。规范建议“在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来”，目的就是为回流电流提供低阻抗路径，减小环面积。
5.2 3W 规则：串扰的定量控制
“当线中心间距不少于 3 倍线宽时，则可保持 70% 的电场不互相干扰，称为 3W 规则。如要达到 98% 的电场不互相干扰，可使用 10W 的间距。”这个规则的来源是串扰的容性耦合模型。两条平行走线之间的耦合电容与间距成反比，间距增大到 3 倍线宽时，耦合电容降到单线对地电容的 30% 以下，串扰电压降到可接受水平。
3W 规则是一个经验值，它假设走线是微带线或带状线，参考平面完整。如果参考平面不完整，或者走线是边缘耦合的差分对，这个规则需要修正。规范把它列为通用规则，是因为在大多数数字电路设计中，3W 已经足够。
5.3 20H 规则：电源层内缩抑制边沿辐射
“由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。以一个 H（电源和地之间的介质厚度）为单位，若内缩 20H 则可以将 70% 的电场限制在接地层边沿内；内缩 100H 则可以将 98% 的电场限制在内。”
这个规则的物理图像是：电源层和地层构成一个平行板电容器，电场被限制在两板之间。但在板的边缘，电场线会向外发散，形成边缘辐射。如果把电源层做得比地层小一圈，边缘的电场线就会终止在地层的延伸部分上，而不是直接辐射到空间。20H 是一个经验值，对应 70% 的场强抑制，100H 对应 98%。实际设计中，20H 是性价比最高的选择。
5.4 五-五规则：层数选择的频率阈值
“时钟频率到 5MHz 或脉冲上升时间小于 5ns，则 PCB 板须采用多层板。”这个规则的本质是：当信号频率或边沿速率达到一定程度时，双层板的地平面阻抗和回流路径控制能力不足以维持信号完整性。5MHz 对应的是波长与板尺寸可比拟的频率，5ns 上升时间对应的是信号带宽超过 70MHz 的情况。在这两种情况下，双层板的辐射和串扰都会显著恶化，必须用多层板提供完整的参考平面。
规范补充“有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层”，这是一个折中方案：牺牲一层布线层，换取地平面的完整性。
6. 避坑指南：那些规范里写了但容易忽略的细节
6.1 去耦电容布局：靠近电源引脚不是“尽量”而是“必须”
现象：板子上电后工作不稳定，随机复位，或者高频噪声超标。原因：去耦电容离 IC 电源引脚太远，电容与引脚之间的走线电感抵消了电容的高频去耦效果。解决：去耦电容必须紧靠 IC 电源引脚放置，走线尽量短而粗，电容与电源和地之间的回路面积最小。规范原文是“IC 去偶电容的布局要尽量靠近 IC 的电源管脚，并使之与电源和地之间形成的回路最短”，这里的“尽量”在实际操作中应该理解为“在布线可行的情况下取最小值”，而不是“差不多就行”。
6.2 匹配电阻的位置：源端和终端的区别
现象：高速信号过冲、振铃，眼图闭合。原因：串联匹配电阻放在了负载端而不是驱动端，或者终端匹配电阻没有放在信号的最远端。解决：串联匹配电阻必须靠近驱动端，距离一般不超过 500mil；终端匹配电阻必须放在信号的最远端。规范明确“串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过 500mil。匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配”。搞反了位置，匹配就变成了失配。
6.3 测试孔兼做导通孔：孔径和间距的隐藏约束
现象：ICT 测试时探针接触不良，或者测试点之间短路。原因：测试孔孔径太小，探针无法可靠接触；或者测试点间距小于 50mil，探针无法同时放下。解决：测试孔焊盘直径不小于 25mil，测试孔之间中心距不小于 50mil。规范还特别提醒“不推荐用元件焊接孔作为测试孔”，因为焊接孔在焊接后可能被锡堵住，探针接触不到。
6.4 孤立铜区：不接地就是天线
现象：EMC 测试辐射超标，或者板子对特定频率的干扰特别敏感。原因：PCB 上存在孤立铜区，没有接地，相当于一根浮空的天线，既辐射又接收。解决：将孤立铜区接地或删除。规范原文“孤立铜区的出现，将带来一些不可预知的问题，因此将孤立铜区与别的信号相接，有助于改善信号质量，通常是将孤立铜区接地或删除”。有些 PCB 厂家会在空置区域增加铜箔，这是为了加工方便和防止翘曲，但设计者必须确保这些铜箔接地。
6.5 平面层分割：高速信号跨越分割槽的后果
现象：高速信号误码率高，或者时序不稳定。原因：高速信号线跨越了电源或地平面的分割槽，回流路径被迫绕行，回路面积急剧增大，导致辐射和串扰恶化。解决：高速信号线必须参考完整的平面层，如果必须跨越分割槽，应在其他布线层提供补偿，例如用接地的铜箔将信号网络包围。规范在“定义和分割平面层”一节中明确“平面分隔要考虑高速信号回流路径的完整性”，并在“电源与地线层的完整性规则”中强调“对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割”。
7. 设计评审的取舍：为什么自检表比评审会更重要
设计评审流程在规范里被放在最后一章，但它实际上是整个设计流程的质量闸门。规范给出了两条路径：组织评审组进行设计评审，或者自行检查自检项目。在实际项目中，评审会往往受限于时间和人力，不可能对每个细节逐一过目，自检表才是真正兜底的那道防线。
自检项目的设计逻辑值得细看。它没有重复前面章节的技术规则，而是聚焦在“容易遗漏的检查点”上：高频信号线的回路面积、晶体下面是否有信号线穿过、ICT 定位孔是否加上、丝印是否覆盖焊盘、是否有线头或孤立铜皮、电源地分割是否正确、光绘文件是否用 CAM350 确认。这些检查点的共同特征是：它们不涉及复杂的电磁计算，但一旦遗漏就会导致板子报废或返工。
我一般会这么理解自检表的定位：它是设计者对自己工作的最后一道审查，是在提交给工艺审查之前的自我纠错机会。规范要求“按规定填写 PCB 设计（归档）自检表，连同设计文件一起提交给工艺设计人员进行工艺审查”，这个流程设计把自检和工艺审查分成了两个独立的关卡，自检关注设计意图的正确性，工艺审查关注制造可行性，两者互补但不重叠。
从设计取舍的角度看，这份规范最值得借鉴的地方是它对“待补充”和“待扩充”章节的处理。6.4 布线前仿真和 6.6 后仿真及设计优化都标注了“待补充”，说明规范本身是一个持续迭代的文档，它承认自己在某些领域的积累还不够，而不是硬凑内容。这种诚实反而增加了规范的可信度——你知道哪些部分是经过验证的，哪些部分还需要自己探索。
从那以后我每次画板子，不管项目多急，都会把自检表打印出来逐项打勾，尤其是“晶体下面是否有信号线穿过”和“是否有孤立铜皮”这两条，已经帮我拦下了至少三次潜在翻车。希望帮到你。
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