简介：这份资源是《计算机组成原理》实验课的单周期CPU设计完整作业包，面向正在学习MIPS32指令系统与处理器实现的高校学生及自学者。内容围绕Verilog HDL编写的单周期CPU展开，覆盖十六条指令的实现过程，帮助读者理解单周期CPU的工作原理与逻辑功能，并通过运行观察加深对指令执行流程的认识。压缩包共90个文件，约2.37MB，包含Verilog源码、Quartus工程配置与综合报告文件、仿真波形与RTL截图、实验报告文档及readme说明等，工程文件与文档相互配套，便于对照代码与报告逐项复盘。目前已有12292人学习下载，热度较高。读者可从中获得可直接运行的完整工程、详细的实验报告、仿真与综合结果截图以及设计思路记录，适合作为课程作业参考、实验排错对照或单周期CPU设计的入门范例。

1. 单周期CPU设计：为什么一条指令必须走完整条数据通路

很多人第一次接触单周期CPU设计时，都会有一个直觉上的误解：既然叫“单周期”，那是不是意味着电路很简单，一条指令一个时钟周期就能跑完，性能应该很强？恰恰相反。单周期CPU的真正含义是——每一条指令都在一个时钟周期内完成，时钟周期必须长到能容纳最慢的那条指令。这意味着，哪怕你执行一条最简单的寄存器加法，也得等完整的数据通路走完，包括取指、译码、执行、访存、写回。换句话说，单周期CPU不是“快”，而是“简单到粗暴”。

这个机制解决的核心问题是：如何用最直观的方式，把MIPS32指令集架构（ISA）映射到硬件上。它不追求流水线吞吐率，而是追求控制逻辑的清晰性。对于计算机组成原理的实验教学来说，单周期CPU是理解“指令如何变成电信号”的最佳切入点。你写的每一行Verilog HDL，最终都会变成数据通路上的一个选择器、一个寄存器、一个加法器。搞懂它，你就搞懂了CPU的“黑匣子”里到底发生了什么。

2. 数据通路：一条指令的完整旅程与关键部件

2.1 从PC到指令存储器：取指阶段到底取了什么

单周期CPU的起点是程序计数器（PC）。每个时钟周期，PC输出一个32位地址，这个地址被送入指令存储器（Instruction Memory）。指令存储器本质上是一个只读的RAM，地址线接PC，数据线输出32位指令字。在Verilog里，通常用一个reg [31:0] imem [0:1023]数组来模拟，PC作为索引。

这里有一个容易被忽略的细节：PC的更新逻辑。在单周期CPU中，PC的更新发生在时钟上升沿，而指令的读取是组合逻辑。也就是说，当前周期内，PC的值稳定后，指令存储器的输出会在很短的时间内有效，然后整条数据通路开始工作。下一个时钟上升沿到来时，PC才会变成PC+4或跳转目标地址。这意味着，单周期CPU的时钟周期必须大于“PC输出→指令存储器读取→译码→执行→写回”的总延迟。

常见的实现思路是，把PC的更新逻辑写成：

always @(posedge clk or negedge rst_n) begin if (!rst_n) pc <= 32'h00000000; // 复位时PC归零 else pc <= next_pc; // 下一个时钟沿更新PC end

next_pc是一个组合逻辑输出，根据当前指令是否为分支或跳转来决定。如果是普通指令，next_pc = pc + 4；如果是beq且条件成立，next_pc = pc + 4 + (sign_ext(imm) << 2)；如果是j指令，next_pc = {pc[31:28], target, 2'b00}。这些逻辑全部在组合逻辑中完成，不消耗时钟周期。

2.2 译码与寄存器堆：为什么读寄存器是“组合”的

指令被取出后，进入译码阶段。MIPS32指令格式非常规整，rs、rt、rd字段的位置固定，所以译码逻辑可以写得很直接。寄存器堆（Register File）通常有两个读端口和一个写端口。读端口是组合逻辑——只要给出寄存器号，数据立刻出现在输出端；写端口是时序逻辑——只有在时钟上升沿且RegWrite有效时，才会把数据写入。

这个设计的关键在于：读寄存器不需要时钟沿。因为单周期CPU要在同一个周期内完成“读寄存器→ALU运算→写回寄存器”，如果读寄存器是时序的，那就需要两个周期，违背了单周期设计。所以寄存器堆的读操作必须用组合逻辑实现：

module regfile ( input clk, input rst_n, input [4:0] ra1, ra2, wa, input [31:0] wd, input we, output [31:0] rd1, rd2 ); reg [31:0] regs [0:31]; assign rd1 = (ra1 == 0) ? 32'b0 : regs[ra1]; // 0号寄存器恒为0 assign rd2 = (ra2 == 0) ? 32'b0 : regs[ra2]; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin // 复位时清空所有寄存器 integer i; for (i = 0; i < 32; i = i + 1) regs[i] <= 32'b0; end else if (we && wa != 0) begin regs[wa] <= wd; // 写操作在时钟沿发生 end end endmodule

注意ra1 == 0和wa != 0这两个判断。MIPS32规定$zero寄存器恒为0，且写入$zero无效。这是硬件层面的约定，不是软件层面的。如果你在写寄存器堆时忘了这个判断，仿真时可能会发现$zero被意外修改，导致后续指令全部出错。这种坑在实验里非常常见。

2.3 ALU与控制器：组合逻辑的“决策中心”

ALU负责执行算术和逻辑运算，控制器负责根据指令的opcode和funct字段生成各种控制信号。在单周期CPU中，控制器是纯组合逻辑，输入是指令的某些位，输出是RegWrite、MemWrite、MemRead、ALUSrc、Branch、Jump等信号。

控制器的设计通常用case语句实现：

always @(*) begin case (opcode) 6'b000000: begin // R型指令 RegWrite = 1'b1; ALUSrc = 1'b0; MemWrite = 1'b0; MemRead = 1'b0; Branch = 1'b0; Jump = 1'b0; // ALU控制信号由funct字段进一步决定 end 6'b100011: begin // lw RegWrite = 1'b1; ALUSrc = 1'b1; MemWrite = 1'b0; MemRead = 1'b1; Branch = 1'b0; Jump = 1'b0; end 6'b101011: begin // sw RegWrite = 1'b0; ALUSrc = 1'b1; MemWrite = 1'b1; MemRead = 1'b0; Branch = 1'b0; Jump = 1'b0; end 6'b000100: begin // beq RegWrite = 1'b0; ALUSrc = 1'b0; MemWrite = 1'b0; MemRead = 1'b0; Branch = 1'b1; Jump = 1'b0; end 6'b000010: begin // j RegWrite = 1'b0; ALUSrc = 1'b0; MemWrite = 1'b0; MemRead = 1'b0; Branch = 1'b0; Jump = 1'b1; end default: begin // 默认所有控制信号置0，避免产生锁存器 RegWrite = 1'b0; ALUSrc = 1'b0; MemWrite = 1'b0; MemRead = 1'b0; Branch = 1'b0; Jump = 1'b0; end endcase end

这段代码里有一个血泪经验：default分支必须把所有输出赋默认值。如果你漏了某个信号，综合工具会推断出锁存器（latch），导致时序混乱。在仿真时可能看不出来，但上板后会出现玄学错误。我一般会建议在always @(*)块的第一行就给所有输出赋初值，然后再用case覆盖。

ALU的控制信号通常由一个小的译码逻辑生成，输入是funct字段和ALUOp。比如add对应funct=6'b100000，sub对应funct=6'b100010，and对应6'b100100，or对应6'b100101，slt对应6'b101010。这些编码必须和MIPS32手册一致，否则仿真时指令行为会完全错误。

2.4 数据存储器与写回：为什么lw需要两个周期才能用数据

数据存储器（Data Memory）用于lw和sw指令。在单周期CPU中，lw指令在同一个周期内完成“读存储器→写回寄存器”。但这里有一个结构性冒险：如果下一条指令立刻使用lw读出的数据，由于单周期CPU没有流水线寄存器，数据在同一个周期内已经写入了寄存器堆，所以下一条指令在下一个周期读寄存器时能拿到正确值。这听起来没问题，但前提是寄存器堆的写发生在时钟上升沿，而读是组合逻辑。如果写和读发生在同一个时钟沿，那读到的就是旧值。

常见的实现思路是：lw指令在时钟上升沿将数据写入寄存器堆，下一条指令在下一个周期组合逻辑读出。由于单周期CPU每条指令占一个周期，下一条指令的读操作发生在下一个周期，所以不会冲突。但如果你把寄存器堆改成“写后立即读”的时序逻辑，就会翻车。这也是为什么寄存器堆的读端口必须用assign而不是always。

写回阶段还有一个多路选择器：RegWrite的数据来源可能是ALU输出，也可能是数据存储器输出。对于R型指令，写回ALU结果；对于lw，写回存储器数据。这个选择由MemtoReg信号控制。在Verilog里通常写成：

assign write_data = MemtoReg ? mem_read_data : alu_result;

这个多路选择器虽然简单，但如果你忘了加，lw指令就会把ALU的地址计算结果写回寄存器，而不是存储器里的数据。仿真时你会看到寄存器值完全不对，但指令本身“执行”了。这种错误在波形图里很难一眼看出来，因为所有控制信号看起来都是对的。

3. 避坑与排查：单周期CPU实验里最容易翻车的五个点

3.1 现象：仿真时PC不更新，波形图里PC一直是0

原因：复位信号rst_n没有正确释放，或者next_pc逻辑被综合成了锁存器。常见的情况是，next_pc在always @(*)块里没有给所有分支赋值，导致某些条件下next_pc保持原值。

解决：检查复位逻辑，确保rst_n在仿真开始后经过几个周期拉高。同时，在next_pc的组合逻辑里，第一行就写next_pc = pc + 4;，然后再根据分支和跳转条件覆盖。这样即使条件不满足，也有默认值。

3.2 现象：lw指令读出的数据总是比预期晚一个周期

原因：数据存储器的读操作被写成了时序逻辑，或者寄存器堆的写使能RegWrite没有在正确的周期有效。单周期CPU要求lw在同一个周期内完成读存储器和写寄存器，如果数据存储器的读有寄存器输出，就会多一个周期延迟。

解决：数据存储器的读端口用组合逻辑实现，assign rd_data = dmem[addr];。写端口用时序逻辑，always @(posedge clk) if (MemWrite) dmem[addr] <= wd;。这样lw在地址有效后立刻拿到数据，并在同一个时钟沿写入寄存器堆。

3.3 现象：分支指令beq跳转地址计算错误，跳到了错误的位置

原因：符号扩展和左移的优先级搞错了。MIPS32的beq偏移量是16位有符号数，需要先符号扩展到32位，再左移2位，然后加上PC+4。如果你先左移再符号扩展，或者忘了加PC+4，跳转地址就会错。

解决：严格按照next_pc = pc + 4 + (sign_ext(imm) << 2)计算。在Verilog里，sign_ext可以用{{16{imm[15]}}, imm}实现。注意<<2要写在符号扩展之后，因为左移会改变符号位的位置。

3.4 现象：上板后CPU运行不稳定，偶尔跑飞

原因：组合逻辑环路或毛刺。单周期CPU的数据通路很长，组合逻辑延迟大，如果时钟频率过高，建立时间不够，就会采样到错误值。另外，如果控制信号有毛刺，可能会在时钟沿附近产生误动作。

解决：降低时钟频率，先保证功能正确。在FPGA上可以用分频器把时钟降到1Hz或更低，用LED观察PC变化。如果必须跑高频，需要在关键路径上插入寄存器，但这已经超出单周期CPU的范畴了。对于实验来说，功能正确比频率重要。

3.5 现象：$zero寄存器被意外修改，导致后续指令全错

原因：寄存器堆的写逻辑没有判断wa != 0，或者读逻辑没有判断ra1 == 0。MIPS32规定$zero恒为0，但硬件不会自动实现这个约束，需要你在代码里显式处理。

解决：在寄存器堆的读端口加assign rd1 = (ra1 == 0) ? 32'b0 : regs[ra1];，写端口加if (we && wa != 0)。这个判断虽然简单，但漏掉的人非常多。我见过不止一个实验报告里，$zero被写入了数据，导致所有依赖$zero的指令（比如add $t0, $zero, $t1）全部出错。

4. 控制信号的设计取舍：为什么单周期CPU不用微程序

单周期CPU的控制器有两种常见实现方式：硬布线控制和微程序控制。硬布线控制用组合逻辑直接生成控制信号，速度快但设计复杂；微程序控制把控制信号存储在控制存储器里，设计规整但速度慢。在计算机组成原理实验中，几乎所有人都选择硬布线控制，原因很简单：单周期CPU的指令集很小，硬布线控制的复杂度可以接受，而且能让你真正理解每一条指令对应的电信号。

硬布线控制的核心是case语句，每个opcode对应一组控制信号。这种方式的优点是直观，缺点是扩展性差。如果你要增加一条新指令，可能需要修改多个case分支，还要确保所有控制信号都有默认值。微程序控制则把控制信号编码成微指令，存储在ROM里，修改指令只需要改ROM内容。但在单周期CPU里，微程序控制的优势不明显，因为指令少，而且微程序控制会引入额外的延迟。

从设计取舍的角度看，单周期CPU的硬布线控制是一个教学优先的选择。它不追求性能，也不追求扩展性，而是追求“你能看到每一条指令在硬件上到底发生了什么”。当你写完控制器，仿真通过，看到lw、sw、beq、j都能正确执行时，你对CPU的理解就不再是课本上的框图，而是具体的Verilog代码和波形图。

5. 从单周期到流水线：一个设计取舍的思考

单周期CPU最大的问题是时钟周期太长。因为每条指令都要走完整条数据通路，时钟周期必须等于最慢指令的延迟。在MIPS32里，最慢的指令通常是lw，因为它要经过取指、译码、ALU计算地址、读存储器、写回寄存器。如果lw的延迟是10ns，那所有指令的时钟周期都是10ns，哪怕add只需要6ns。这意味着，单周期CPU的吞吐率被最慢指令拖累了。

流水线CPU的核心思想是把一条指令的执行拆成多个阶段，每个阶段用寄存器隔离，让不同指令在不同阶段并行执行。这样时钟周期可以缩短到单个阶段的延迟，吞吐率大幅提升。但流水线引入了新的问题：数据冒险、控制冒险、结构冒险。解决这些问题需要转发、停顿、分支预测等机制，设计复杂度远高于单周期CPU。

从单周期到流水线，是一个典型的空间换时间的取舍。单周期CPU用更多的组合逻辑延迟换取控制简单；流水线CPU用更多的寄存器换取吞吐率。在实验里，单周期CPU是理解数据通路的基础，流水线CPU是理解性能优化的进阶。如果你能独立完成单周期CPU设计，并且仿真通过，那你就已经掌握了CPU设计中最核心的“指令到硬件”的映射关系。剩下的流水线、缓存、异常处理，都是在这个基础上叠加的机制。

我自己的习惯是，每次写完单周期CPU，都会用一小段汇编程序跑一遍仿真，包括add、sub、lw、sw、beq、j，然后看波形图里PC、寄存器堆、ALU输出、存储器数据的变化。只有波形图完全符合预期，我才会认为这个设计是可靠的。从那以后，我每次做CPU实验，都会先写测试程序，再写Verilog，最后用波形图逐周期核对。这个习惯帮我省了很多调试时间，也让我对数据通路的理解越来越深。希望帮到你。

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