做单片机开发的朋友，应该都经历过这种阶段：开发板上程序跑得飞快，一到自己画的 PCB 上就各种幺蛾子；好不容易小批量试产通过，量产出货后又偶尔冒出几块“怪板”。我从入行到现在，完整走过单板调试、小批量试产、整线量产这几个阶段，最大的感触是——从样机到量产，中间隔着的不是一句“程序我已经写好且稳定”，而是要实打实过掉 J-Link 调试、电源噪声、批量烧录、EMC 测试这几道关。这篇文章不打算讲空泛的理论，就按我实际推进项目的顺序，把每一关里最常见的坑、最实用的处理方法和排查思路，原原本本整理出来，适合正在做嵌入式软硬件联调的人，也适合刚接触产品化、马上要面对试产和认证的朋友。
1. J-Link 调试：连接不稳的板子，功能开发无从谈起
1.1 先把四根线搞明白，再谈调试速度
J-Link 用 SWD 模式时，真正必须的只有四根线：SWDIO、SWCLK、GND，以及用于电平参考的 VTref 或者直接接目标板 3.3V。很多新手喜欢拿那种十芯排线一股脑全插上，我倒是建议越精简越好。线多不见得是好事，反而会增加接触不良的概率；尤其那种杜邦头转接板，一排线里只要有一根松动，表现就是“时连时断”，非常难查。
这里有个关键认知：SWD 是单端信号，不是差分，所以它对地参考有严格要求，GND 必须可靠共地。我见过太多“连接不上”的案例，最后发现是 GND 没接、或者共地回路太长导致的。另一个容易踩的坑是目标板供电问题：调试口的 3.3V 只是参考电平，不要指望它给整板供电。调试器指示灯亮了，不代表目标板供电正常，尤其是 DC-DC 没起振时，VTref 检测到的电压会明显偏低，这时候调试器根本不会认芯片。
线缆长度同样影响稳定性。经验值是这样的：20cm 以内的线，SWCLK 跑 4MHz 基本没问题；超过这个长度，我建议直接降到 1MHz，甚至 500kHz。不是速度越高越好，时序裕量在长线、杂散电容面前会被迅速吃掉。我遇到过一批手工焊接的板子，4MHz 下能读到 IDCODE，但只要一执行下载就卡死，把时钟降到 500kHz 之后反而一路烧录完成。调试时钟不是炫耀性能的参数，它是保障稳定性的参数。
1.2 连接不上时，按这个顺序排查
“No Cortex-M SW Device Found”是 J-Link 用户最常看到的报错，很多人第一反应是怀疑芯片坏了，其实这个报错说明的只是调试器没有收到芯片的响应。排查优先级应当是：查供电 → 查复位 → 查 Boot 引脚 → 查 SWD 线序 → 查时钟配置。
很多“连接不上”其实是芯片压根没跑起来。比如复位脚被电容拉低、或者复位按钮卡住；又比如 Boot 引脚电平不对，芯片直接进入了系统 Bootloader，此时内核根本没有执行用户代码，调试器虽然能连上，但无法执行下载，或者下载后按复位也跑不起来。我习惯的手法是：用手摸一下主控芯片表面温度，如果完全不发热，那先别急着怀疑调试器，优先怀疑最小系统都没起振；再用示波器看晶振引脚有没有波形。最小系统正常了，再去动 J-Link。
还有一种很隐蔽的情况：芯片被误设了低功耗模式，比如睡死之后 SWD 引脚被重新复用成普通 GPIO，内核时钟也停了，调试器拿不到响应。遇到这种“半砖”状态，解决办法是先让芯片上电复位，在复位释放的瞬间反复尝试连接。J-Link 的“Connect under Reset”模式就是干这个用的，但前提是复位引脚得真的接到了调试座子上。这也是为什么我一直建议，画板时哪怕不打算量产调试，也一定要把 SWD 接口和复位信号引出来，最好留 4-6 pin 的插针，这是后面所有调试工作的生命线。
1.3 比断点更实用的小技巧
断点当然是调试的基础，但半导体 Flash 断点数量有限，硬件断点通常只有几个。我经常碰到的情况是：需要在全速运行中看某个变量的变化，又不想打断时序。这个时候用 RTT 比串口 printf 舒服太多。
RTT 的原理是基于调试接口的内存映射读写通道，不需要额外占用串口引脚，也不用接 USB 转 TTL 小板子，只要 J-Link 连着就能向调试器实时输出日志。产线上有些板子根本不引 UART，用 RTT 就特别方便。具体操作很简单：在工程里加上 RTT 实现文件，初始化后调用类似SEGGER_RTT_printf()的函数，然后打开 J-Link 自带的 RTT Viewer 就能看到输出。注意频率太快会拖慢程序执行，建议只在调试版里开 RTT，量产固件里全关掉。
程序跑飞之后定位异常位置，也是嵌入式调试的刚需。我的惯用做法是：在 HardFault_Handler 里先停住，把异常发生时的 PC 指针和调用栈信息保存在 RAM 里，然后在调试器里查看回溯栈。还可以在异常处理函数入口放一个断点，复位后用调试器读 RAM 里的返回地址，直接定位到是哪个函数崩的。这些技巧比瞎猜“是不是踩内存了”高效得多。
2. 电源噪声：让产品“时好时坏”的最大元凶
2.1 电源噪声到底从哪来
很多板子能烧录、能运行，但症状表现为时好时坏：ADC 采集值偶尔跳几个字、触摸按键偶发误触、通信偶发丢包。这类玄学问题里，十有八九是电源噪声没处理好。
电源噪声主要分三类：第一类是开关电源纹波，频率从几十 kHz 到几 MHz，峰峰值从几 mV 到几十 mV 都算正常，但叠加到模拟参考上就很容易超标；第二类是高频振铃毛刺，来自 DC-DC 开关节点的 dv/dt，在寄生电感和电容的相互作用下会产生几十 MHz 的振荡；第三类是地弹，数字引脚快速翻转时电流突变，在电源和地平面上激起电压波动，导致板上不同位置的“地”电位并不完全一致。
最后一条最容易被忽略。你可能觉得 GND 就是一个理想的零电位面，但实际上高频电流流过 PCB 走线的寄生电感时，会产生可观的地电位差。模拟地和数字地如果处理不当，ADC 的参考地就跟着一起抖，采样结果自然就漂。
2.2 大多数人其实测错了：波形里一半是探头带来的
测量电源纹波，第一件事就是扔掉示波器标配的那根长地线夹子。长地线会形成一个很大的地环路，像一个天线一样把周边的环境噪声都耦合进来，这时候你测到的 50mV 纹波，可能有一半以上不是板子上的真实信号。
正确的做法是用弹簧地线，或者直接用同轴电缆接到示波器前端，尽量缩短地回路。示波器带宽也要限制一下，一般按下 20MHz 带宽限制键。不是所有毛刺都是真实的，示波器前端放大器本身也有噪声，带宽拉满之后会把高频噪声一起显示出来，干扰判断。
我用一张表总结了对不同测量场景的推荐接法：
| 测量内容 | 探头接法 | 带宽设置 | 关键注意点 |
|---|---|---|---|
| DC-DC 输出纹波 | 弹簧地线尽量贴近输出电容 | 20MHz 限制 | 不要用长地线夹 |
| MCU 电源引脚电压 | 探头直接点在芯片电源引脚上 | 20MHz 限制 | 测量点越靠近引脚越好 |
| 地弹噪声 | 用两个电压探头测 AB 两地差分 | 全带宽 | 双探头共地即可测相对位移 |
| 高频振铃毛刺 | 近地弹簧、短引线 | 全带宽或者 100MHz | 注意探头前端寄生电容 |
实际上更讲究的做法是用差分探头来测，成本高一些，但测低压纹波时是真的准。如果条件有限，用弹簧地线配合 20MHz 限制已经能解决 80% 的问题。
2.3 去耦电容不是“焊上去就完事”，位置比容值更重要
去耦电容的原理，说白了就是在芯片附近存一笔“应急电荷”。芯片内部逻辑翻转时，瞬态电流需求是极快的，从电源端长途传输根本来不及，必须靠身边这颗电容先顶上。所以电容不是选个大容值就行，关键是摆放位置和回路。0.1µF 电容如果离芯片电源引脚超过 3mm，高频去耦效果基本就废了。
我可以给个简单的估算：假设 MCU 瞬态电流需求 30mA，允许电源电压跌落 50mV，翻转事件发生在 10ns 时间尺度内，需要的本地电容就是：
C = I × Δt / ΔV = 0.03 × 10e-9 / 0.05 = 6nF
也就是说，0.1µF 的 MLCC 应对这种纳秒级别的瞬态已经足够；而 1µF 到 10µF 那一层，负责的是稍低频的波动和负载切换。工程上常用的组合就是“靠近电源引脚放一颗 0.1µF，稍远一点再放一颗 10µF”，同时在芯片正下方的 GND 过孔要足够多，让回流路径尽可能短。很多去耦失效，问题不出在容值，而出在过孔太少、回路绕了远路。
2.4 三个由电源噪声引起的“怪病”与整改记录
第一个项目是做某电池供电的采集设备，ADC 采集电压时读数总是跳。示波器查 VDD 发现上面叠了一串 20MHz 左右的振铃，源头是 DC-DC 输出端没加足够的输出电容，开关节点的高频分量直接串进了电源轨。整改是在 DC-DC 输出端加了 10µF + 0.1µF 组合，同时在 MCU 的模拟参考引脚处单独加了一级 RC 滤波，用 100Ω 配 1µF，之后采样值就彻底稳了。
第二个项目是带触摸按键的工业面板，只要旁边有变频设备，触摸就偶发误触。排查到最后发现是触摸芯片的 VDD 和主控的电源共用了一条路径，数字电路翻转带来的噪声直接耦合到触摸检测电路。整改方案是给触摸芯片电源单独加磁珠隔离，并调整了按键扫描时序，使它在无线通信的发射时隙内不采样，误触问题消失。
第三个案例更有意思：某板子偶发复位，怀疑是看门狗，但看门狗超时时间明明设得很长。最后抓到了 3.3V 轨，在某个瞬间掉到 2V 以下。原因是电源走线太长、铜箔太细，负载电流变化时线路压降过大。整改就是把这段电源铜箔加宽，并把 LDO 的输出采样点改到了负载端附近，复位问题不再出现。
3. 批量烧录：从手工单板到产线量产的关键跨越
3.1 先想清楚：什么量级选什么方案
手工烧录 10 块板子和烧录 1000 块板子，用完全不同的策略。我按量级分类如下：
| 量级 | 推荐方案 | 优点 | 缺点 |
|---|---|---|---|
| 50 块以内 | J-Link + 测试夹 + 上位机脚本 | 投入低、灵活调整固件 | 效率一般，依赖 PC |
| 50~500 块 | 离线烧录器 + 烧录治具 | 不依赖电脑，防呆性好 | 需要提前烧入工程文件 |
| 500 块以上 | 自动烧录测试架 + 多通道烧录器 | 效率高、一致性可控 | 工装成本高，需维护 |
小批量试产阶段，我建议直接上离线烧录器。它不依赖电脑，把固件先灌到 SD 卡或者烧录器内部存储里，再通过按键或者脚踏开关触发烧录。这样做的好处是产线操作人员不需要懂技术，报错也直观，还能强制开启校验。
3.2 烧录过程中最容易被忽略的“三个必须”
第一个必须：烧录完成后必须校验。烧录器通常都有 Verify 选项，必须强制打开。不要省这一步，很多“烧录成功但程序跑飞”的怪问题，最后查出来是烧录时接触不良导致 Flash 数据写错，而烧录器却误报了成功。打开全片校验后，这类问题会直接暴露。
第二个必须：必须回读关键标志位。我会在固件里预留一段唯一标识区，比如在 Flash 末尾固定偏移处写一个版本号+烧录批次编码。烧录完成后，生产测试程序再把这个标识读回来，和当前固件版本比对，不一致就判失败。这样可以防止烧录器工程文件拿错、固件版本烧混这类低级事故。我自己就见过产线因为 J-Link 工程里选错文件，烧了一整天才被发现的情况。
第三个必须：必须有防呆设计。烧录治具最好带“压到位才供电”的检测机制。探针是否压住焊盘，可以通过检测回路电阻来判断：压到位时电阻低，没压到位则开路或无穷大。软件里再做一个板型 ID 校验，不同型号的板子在 Flash 固定位置烧录不同 ID，烧录程序先读这个 ID，不匹配就直接终止，防止夹具放错板子。
3.3 序列号、MAC 地址这类“每片不同”的数据怎么处理
量产产品几乎都要用到唯一序列号，比如 SN 条码、蓝牙 MAC。如果这些数据在编译时写死在固件里，则每一片都要重新编译，既不现实又容易出错。更合理的做法如下：
- 在 Flash 中预留一块“参数区”，比如末尾 1KB，用链接脚本固定在指定地址，烧录时由烧录工具自动往这个地址写入递增的序列号。这是我最推荐的方式，因为烧录流程统一，不会出现固件能跑但序列号没写的情况。
- 如果烧录器不支持这种区域化写入，可以先用 J-Link 烧录一个“空固件”，再通过串口下发指令写入序列号。这种方式的缺点是序列号写入被独立出来，流程上多一道工序，容易漏做。
- 把 SN 放在外部 EEPROM 或者安全芯片中，程序运行时再读取。适用于交互变更比较频繁或者需要加密认证的产品。
- 直接使用 MCU 出厂自带的唯一 ID（UID），固件运行时基于 UID 组合出 SN。这个方案零成本，但 SN 永远无法自行指定，某些需要宣布特定 MAC 地址段的场景不适用。
实际产线操作中，我会在烧录脚本里定义序列号起始值、步进值和长度，烧录完一块自动加一。随后上位机读取该板序列号，生成二维码贴片，并把序列号与测试结果绑定存档。这样每一块板子都有了真正的“身份证”，后续追溯返修时非常方便。
3.4 我踩过的一个烧录“大坑”：读保护开早了
某次试产 500 片，固件明明已经稳定，产线却说烧录成功率只有九成。一开始以为是烧录器问题，排查了很久发现根因是我们把 Flash 读保护（RDP 级别）提前打开了。读保护开启后，每次烧录时芯片为了保证安全，会自动执行全片擦除，如果烧录器的擦除时序和校验时序衔接不好，就会出现烧录校验失败。
这事的教训是：量产烧录阶段不要提前开读保护，一定要先完成固件烧录+校验+序列号写入，全部步骤都跑通之后，再在产线最后一道工序统一开启读保护。如果产品有防抄板需求，也要在流程上把“开保护”放在末尾，不要和烧录混在一起。烧录器虽然支持“临时解除读保护”，但在产线高节奏下多一步操作就多一个出错的环节。
3.5 烧录不良品怎么处理
量产现场出现烧录失败，不要立刻反复重试。反复重试不仅浪费工时，还会让操作员养成“坏了一块多插几次”的坏习惯。我的处理流程是：烧录失败一次，再重试一次；仍然失败，直接流入返修区，用万用表排查。大部分连续失败的板子，问题往往出在探针老化或者治具压接不到位，而不是芯片本身坏了。探针是会磨损的，建议每烧录 500 片左右检查一次探针状态，磨平了直接换新。同一产线如果连续出现零星失败，先排查探针，再排查 PCB 焊盘氧化问题，这两条经验能覆盖绝大多数“零星烧录不良”。
4. EMC 测试：从“能跑”到“能上市”的最后一关
4.1 EMC 到底在测什么，用大白话讲清楚
EMC 其实是两件事：一是发射，你的产品不能干扰别人，这叫 EMI；二是抗扰度，你的产品不能怕别人的干扰，这叫 EMS。产品做认证时通常要测很多项，最常遇到的有四个：辐射发射、传导发射、静电放电（ESD）、电快速瞬变脉冲群（EFT）。测试频段上，传导发射通常关注 150kHz 到 30MHz，辐射发射关注 30MHz 到 1GHz；ESD 等级常见的是接触放电 ±4kV、空气放电 ±8kV；EFT 脉冲群常见 ±2kV，模拟的是继电器、电机这类电感性负载开关时产生的群脉冲。
不用把标准条款背得很全，但如果连这些名词都没听说过，直接送测基本就是拿一份“不合格”报告回来。设计阶段主动考虑 EMC，比后期拿着示波器在现场改板子，成本低十倍。
4.2 辐射从哪里来：高频电流与天线的关系
我常用一个生活类比：电路里的高频电流就像水管里的湍流，它会沿着一切能走的路径向外渗，而长的走线、开放的连接线、机壳缝隙，就是它的“喷嘴”。大多数辐射超标问题，根源不外乎两点：一是电路产生的谐波，比如主时钟和高速数字信号的多次谐波；二是“回路面积过大”，高频电流在一个大的环路里流动，等效成一个环形天线，向外辐射能量非常可观。
所以治理思路不是一开始就盖屏蔽罩，而是先让“天线”消失。高频电流的回路要尽量贴着地平面走，环路面积做得越小越好；源头的高频分量用串阻和滤波先削弱一层。很多人第一步就加屏蔽罩，经常是又花钱、又占体积，最后还是不过，原因就是源头没管住，屏蔽罩只能防向外辐射，压不住敏感电路自身的谐振。
4.3 整改手段按优先级排：布线 > 滤波 > 屏蔽 > 接地
我按实际操作中的优先级，从最有效、最便宜的整改手段开始排：
- 控制源头边沿速率。时钟线、复位线、高速信号线上加 33Ω 到 100Ω 的串阻，或者在芯片配置里把 GPIO 驱动强度调弱，让信号边沿变缓。边沿缓了，高频分量就少了，很多时候只加这几颗电阻就能让超标点降下来。
- 在接口处做滤波。电源入口加共模电感加电容加 TVS 的 π 型滤波；晶体两端加 RC 吸收，晶体电源串磁珠；连接线出口加共模电感。共模电感消除的是线缆上同方向流动的高频电流，效果往往立竿见影。
- 时钟展频。如果主时钟频率固定，谐波雷打不动在某些频点，可以采用带展频功能的时钟芯片，把能量打散，从平均噪声上把峰值拉下来。
- 屏蔽和接地作为最后手段。屏蔽罩要真正接地，并且接地阻抗要低；结构缝隙处加导电泡棉。注意，屏蔽不是万能的，内部源头还在，只是不外泄而已。
我还见过一种特别常见的错误：覆铜时把整个板子都铺成大片地，但地平面在多个地方被走线分割成碎片，导致高频回流路径被切断，绕了一大圈才能回去。这种“看起来满地”的地，反而是巨大的辐射源。画板时保持地平面完整，比堆一堆磁珠都重要。
4.4 两个整改案例实录
第一个案例是个联网网关产品，辐射发射测试在 120MHz 附近超标。定位排查发现，主控的 40MHz 时钟信号线穿过了一个被分割的地平面区域，导致高频回路面积变大，时钟的 3 次谐波（120MHz）通过空间辐射出来。整改动作有三步：把时钟线重新布局，避开分割地带，保证下方有完整地平面参考；在时钟输出端加了一颗 33Ω 串阻，抬高输出阻抗从而降低了边沿速率；把 PHY 芯片下方的地平面做了完整化处理。复测结果，120MHz 处的超标余量从负变正，且留出了 6dB 裕量。
第二个案例是一块电机控制板，做 EFT 测试时系统频繁复位。分析之后发现，电机驱动的 PWM 信号通过 MOSFET 开关动作产生了很高的 dv/dt，干扰经电源线和地线耦合进控制电路，而复位引脚本身没有滤波，上拉电阻又太弱，稍微来点干扰就被拉低复位。整改措施是在电源入口增加共模电感和 X 电容，把高频骚扰挡在板外；复位脚换成 10kΩ 上拉加 100nF 对地电容，再并一个 TVS 管钳位；同时把功率地和控制地改成单点连接，避免功率回路的地电流在控制电路里乱窜。复测之后，从 ±2kV 一直加到了 ±4kV，系统都稳定运行。这两个案例说明一件事：EMC 整改不是玄学，能找到源头，就能找到对策。
从我个人的经验来看，经历一整套从单板调试到量产出货的流程之后，我现在画板子之前就会想一遍未来的调试接口怎么引、测试点放在哪、烧录工装怎么压、高速信号走哪层。这些事情在原理图阶段看着不起眼，却会在后面省下大把返工时间。如果让我给刚做硬件的同行一句实在话，那就是先把调试接口、电源测试点、序列号存储区域、晶振和高速信号布局这些“地基”想在前面，后面你就不用一直在实验室里拿示波器满板子找问题。
