1. 一个被AI芯片浪潮重新“翻红”的工序

1.1 从“例行公事”到“生死关键”

前几天跟一个做AI芯片设计的团队复盘项目，对方跑来跟我抱怨：“流片回来之前，没人把晶圆级测试当回事；回来之后，所有人都在催测试结果。”这话我特别有共鸣。前几年聊芯片后端，大家最不愿意碰的就是晶圆级测试。工序排在流片回来之后、划片封装之前，时间紧、成本高，出了问题还容易被上下游互相甩锅。但最近两年情况完全变了。好几家做AI芯片设计的团队，把晶圆级测试从“流程上必须走的一步”提到了“决定项目生死的关键路径”。

并不是晶圆级测试的原理变了，而是被测试的对象变了。过去我们测试的是人肉设计、规规矩矩画出来的芯片，布局有章法、焊盘有规律、功耗有预期，测试工程师按部就班就能过关。现在越来越多的计算机芯片，从宏单元摆放到标准单元布局，甚至是电路拓扑本身，都有AI深度参与决策。这类芯片有两个非常突出的共性：一是个头大、规格复杂，动不动就是几百瓦设计功耗、几十个电源域；二是布局风格“非人类”，没有工程师几十年来形成的审美和习惯。这两个特征，恰好都撞在晶圆级测试最敏感的枪口上。

1.2 一句话说清晶圆级测试

先给不熟悉的朋友把概念捋一下。晶圆级测试，业内也叫CP测试（Circuit Probe）或晶圆分类（Wafer Sort），是在一整片晶圆还没被切割成单个裸芯（Die）的时候，用探针台上的探针卡压到每一颗芯片的焊盘（Pad）上，通过测试机注入电源、时钟、测试向量，逐一判断每一颗裸芯是否电气功能正常、性能落在哪个档位。它相当于芯片出厂前的“摸底考试”，成绩单就是一张标满红绿点的Wafer Map（晶圆图）。

以前这道工序的意义更多在于省钱：把早期坏芯直接淘汰，不用浪费后续封装成本。但到了AI设计芯片的时代，它的意义已经远远不止省钱，而是变成了“能不能把芯片真正做出来”的核心环节。下面展开聊聊，为什么AI设计的计算机芯片，尤其离不开这道工序。

2. 晶圆级测试到底在测什么

2.1 把整片晶圆当成一场大考

晶圆级测试的本质，是在封装之前对每一颗裸芯做电性能与功能的全面体检。12英寸晶圆上，一颗典型的AI加速芯片裸芯面积可能达到600到800平方毫米，一张晶圆只能摆下几十颗到上百颗。裸芯之间有划片道（Scribe Line），上面通常会有工艺监控结构（PCM，Process Control Monitor），用来测量晶体管阈值电压、金属连线方块电阻、介质层漏电等工艺参数。晶圆级测试除了测每颗芯片的功能，首先会用很短的时间把PCM测一遍，这叫参数测试（Parametric Test），目的是确认整片晶圆的基础工艺是健康的。

参数测试的产出是一堆电性数据：饱和电流、阈值电压、漏电、电容耦合系数等。这些数据对AI设计尤其重要，因为AI生成的版图往往对工艺偏差更敏感。同一个标准单元，换个位置、换个朝向，性能差异可能比人肉设计的芯片大得多。没有晶圆级参数数据，设计团队根本不知道自己的AI布局到底是优还是劣，只能凭仿真器里的理想模型猜。

功能测试是重头戏。测试机会把设计团队在EDA工具里生成的测试向量灌进去，覆盖扫描链、存储器BIST、IO接口、时钟树等模块。AI芯片通常含有大量重复的算力单元，比如成百上千个乘加阵列，这种重复结构的好处是测试向量好写，坏处是一旦有系统性缺陷，可能一片全挂，而且失败模式不像人肉芯片那样容易凭经验肉眼定位。

2.2 CP与FT：两道关卡，各管一摊

很多工程师会把晶圆级测试和成品测试（FT，Final Test）搞混。我每次带新人都会用一句话区分：CP是“提前止损”，FT是“最后把关”。具体差异可以看下面这张表。

对AI芯片来说，CP多做一分，FT就少一分麻烦。封装成本高得多，尤其是先进封装，一颗芯片封装完才发现坏，代价是毁灭性的。所以现在业内做法是，把那些成本高、耗时长的可靠性筛选尽量前置到晶圆级完成，FT只做最关键的规格确认。

2.3 探针台、探针卡、测试机三件套

晶圆级测试现场有三个核心设备，缺一不可。探针台（Prober）负责搬运晶圆、做对准，它决定了你压得准不准；探针卡（Probe Card）是最接近芯片的东西，针尖要一根根戳在芯片的焊盘上；测试机（ATE）负责产生电压、电流、时钟和测试向量，同时测量芯片的响应。这三者必须配合得严丝合缝。

对AI芯片来说，焊盘数量多、排列密，探针卡设计本身就是高难度项目。一根针的位置差几个微米，就可能把旁边的电源针压歪，造成短路误判。我亲眼见过一个项目，因为探针卡针尖与焊盘没对准，整整一个批次的晶圆在CP环节被误判为低良率，后来重新测才发现是针卡老化导致的系统偏移。这种问题在布局规整的传统芯片上不太容易发生，但在AI生成的“非标”版图上，几乎每隔几批就要吃一次教训。

3. 为什么AI设计的芯片让晶圆级测试成为关键路径

3.1 不规则布局与超高密度：探针下的第一道风险

AI布局工具（比如用强化学习做宏单元摆放）不会遵守人类工程师那些下意识规则：发热模块分开摆、高速接口靠边放、电源地成组排布。它经常给出一些“反直觉”的布局——高密度区域和空旷区域像马赛克一样交错，焊盘位置也不按标准阵列来。这直接导致探针卡设计变得复杂。标准芯片的Pad Ring通常是等间距排列，但AI设计芯片的测试焊盘可能出现扇出不均匀、间距不一致，探针卡需要订制，成本成倍上升。

更麻烦的是，AI布局为了追求极致密度，会把标准单元挤得很紧，金属层走线密集。探针压测时，机械应力可能造成意想不到的影响：焊盘下方如果有AI生成的高密度金属填充，按压可能导致下层介质的微小裂纹。这类问题在设计阶段几乎不可预测，只有在晶圆级测试这个环节才能暴露。所以我一直跟设计团队说，AI给你的版图再漂亮，也要等探针压上去那一刻才算数。

3.2 大尺寸高功耗：测试不是“点亮”那么简单

AI设计的计算机芯片核心特点是die面积大、功耗高。这就带来一个让测试工程师头疼的问题：晶圆级测试时，芯片是“趴”在探针台上的，上面有探针卡压着，散热条件远不如封装后加散热器。如果测试项要求跑到全速、满功耗，Die的温度可能瞬间飙升。温度一变，延迟、漏电、电压降全变，测出来的频率档位就可能失真。

所以晶圆级测试必须严格控制chuck的温度，并优化测试项的功率序列（Power Sequence）。你得知道先给哪个电源域上电、电流要限多少，否则芯片在测试台上直接“冒烟”。很多AI芯片设计团队第一版硅片回来，最先跑的往往不是功能测试，而是电源域完整性测试和最小工作电压扫描——这些都得在晶圆级完成。因为只有在这个阶段，你还能完整地接触每一颗裸芯的所有电源焊盘，封装之后很多内部节点就再也够不到了。

3.3 Chiplet与先进封装：没有KGD就谈不上合封

这两年AI芯片设计最明显的变化就是Chiplet化。多颗裸芯放进一个封装里，通过die-to-die接口互连。这里有个致命的逻辑：先进封装的成本极高，2.5D中介层、硅桥、3D堆叠，任何一颗子芯片坏了，整个封装体都报废。所以必须在封装前就知道每颗裸芯是好的，这就是“已知良好芯片”（KGD，Known Good Die）的概念。

KGD只能靠晶圆级测试来保证。注意，CP测过还不够，因为有些die的隐性缺陷，比如金属空洞、氧化层陷阱，在常温常压下测不出来，需要更严格的老化筛选或更宽的温度扫描。对AI设计的chiplet来说，一个子芯片可能是用AI工具设计出来的某个通用计算单元，它的“体检报告”是否可信，直接决定整个多芯片系统的良率。我们在项目中反复强调，Chiplet方案里，CP的测试覆盖率和温度覆盖范围必须按整机系统的可靠性要求来设计，而不是按单芯片的老规矩来。

3.4 硅片实测给AI模型“校正”的最后机会

AI设计芯片最大的风险在于，“AI生成的设计”在仿真器里的表现和流片后的真实表现，差距常常比人类设计的更大。原因在于，AI优化通常是在模型里进行的，而模型是对真实物理世界的近似。AI会充分挖掘模型允许的优化空间，也就意味着它可能刚好踩在模型误差最大的地方。比如强化学习摆出来的宏单元位置，可能让时钟树提取的RC值系统性偏高或偏低。当一个AI算法给出的时序余量只有5%时，晶圆级测试就是那个在硅片上做最终裁判的机会。

这意味着测试工程师不能完全相信设计团队给的测试计划。AI芯片项目里，我通常会在第一版晶圆流片回来后，把CP测试的结果与设计仿真的预测做逐项对照：哪些模块的频率余量对不上、哪些电源域的IR drop实测和早期估算差得远。这些对照结果不仅决定这批芯片能不能出货，更大的价值在于反馈给AI设计工具，让它在下一版迭代时修正模型。说白了，测试数据就是AI设计工具的“错题本”。

3.5 海量重复单元与“灰度失效”

AI设计的芯片里出现大量高度重复的计算阵列，这种重复性本身是好事，但也带来一种“灰度失效”模式：不是完全坏，而是有些单元在某个电压窗口下会出错。这种故障在传统测试中很容易被漏掉，需要测试工程师专门设计电压/频率扫描（Vmin/Fmax扫描）去捕获。晶圆级测试阶段是机会成本最低的时机，因为一旦封装后发现Fmax不达标，连速度分档都做不了，整颗芯片就只能降级处理甚至报废。

另外还有一个被忽视的点：AI生成的布局里，重复单元之间的物理间距可能有细微差异，导致同样的故障在版图不同位置表现出来的电压窗口完全不同。这时候，传统“一刀切”的测试向量和测试条件就不够用了，必须依赖晶圆级测试采集的大量位置相关数据，用统计分析去定义每一个bin的合理边界。

4. 实操记录：一套AI芯片晶圆级测试方案的搭建过程

4.1 先定测试内容表，再谈其他

我接手的每个AI芯片测试项目，第一步永远是写测试内容表，而不是急着调设备。下面是我常用的一张模板，适合AI加速器类芯片，大家可以按自己项目的情况增删。

测试内容表要在流片前定稿，最晚在晶圆出片前就要把程序框架搭好。因为测试程序开发、调试、验证的周期通常是四到六周，如果等晶圆到货再开始，项目进度就会被硬生生拖慢一个月。AI芯片设计团队往往低估这部分准备时间，我吃过亏后都是提前催。

4.2 探针接触参数：过驱动、针痕与接触电阻的铁三角

探针卡和裸芯焊盘之间的接触，是所有测试数据可信度的地基。接触不良，测出来的所有结果都是噪声。这里有三兄弟要一起调：过驱动（Overdrive）、针痕（Scrub Mark）和接触电阻（Contact Resistance）。

过驱动是指探针针尖在压到焊盘表面之后再额外下压的深度，目的是让针尖在焊盘上“蹭”出一道微小的划痕，划破表面氧化层，获得稳定的接触。对标准的铝焊盘，过驱动通常控制在2到5密尔（约50到125微米）；针痕面积一般建议不超过焊盘面积的10%到20%。针痕太小，接触电阻不稳；针痕太大，又会破坏焊盘，影响后续的引线键合或倒装焊可靠性。

接触电阻一般要求压到几个欧姆以下，很多项目把阈值定在3欧姆以内，具体要看焊盘材质、针尖材料和测试电流。AI芯片的高密度焊盘阵列里，针尖间距被压得很小，传统的钨针可能放不下，就得换垂直探针或MEMS膜片式探针卡。我见过的典型翻车现场是：为了硬塞下更多site并行测试，针尖间距被迫缩小，结果接触电阻怎么压都压不下去，测一片漂一片，最后只能牺牲并行度换稳定性。

4.3 多site并行与测试成本的经济账

晶圆级测试的成本，很大程度上由测试时间和并行度决定。这个账很好算：一颗die的CP测试时间约60秒，单site测试时每小时只能测60颗；如果做成32个site并行，理论上每小时能测近2000颗。但多site对AI芯片这种超大尺寸die来说没那么简单。

AI大芯片的焊盘动不动就是几千个，每个site的针数等于焊盘数乘以site数。如果做32个site，探针卡上就要布局几万根针，这在物理上几乎不现实。所以很多AI大die只能用少site甚至单site测试，这时探针卡的针数才勉强控制得住。这种情况下，测试时间优化就成了核心：精简测试向量、优先测关键模块、利用BIST压缩测试时间、对非关键路径采用抽测，全部都是为了把每颗die的测试时间压下来。

要算清楚值不值得多花测试时间，得把“多花的测试成本”和“换回的封装良率提升”放在一起比。举个例子，如果CP阶段每颗die多测10秒钟，能把封装后的废品率降低1个百分点，那这笔时间投入基本稳赚，因为先进封装的单颗成本可能是CP测试成本的几十倍。这个经济账，AI项目尤其要算清，因为它的封装环节成本实在太高了。

4.4 温度控制：大功耗裸芯的隐形变量

温度是晶圆级测试里最容易翻车的变量。探针台chuck可以精确控温，比如设定在25摄氏度、85摄氏度甚至更高，但芯片实际结温和chuck温度之间有巨大差值，因为大功耗die在测试时自身发热非常猛，又没有散热器辅助。我见过一个项目，chuck设定25度，跑全速功耗测试时，die表面温度直接飙到90度以上，测试结果当然完全没法看。

所以在正式量产测试之前，我强烈建议先做一次热摸底：用片内温度传感器或者红外测量，拿到不同测试项的结温范围，再决定正式测试温度和功率序列。另外一个经验：大功耗AI芯片的CP测试，电源序列一定要分成多步上电，先给数字核心域上低压，稳定后再给高速接口域上压，每次上电都要监控电流是否超出预期。这个步骤省不得，省一次可能就烧一片晶圆。

4.5 与封装、成品测试衔接的排序策略

CP测试的最终输出不是“好”或“坏”两个状态，而是一套完整的bin分类。同一颗die可能测出不同的频率余量、漏电等级、功耗档位，这些信息要跟着die走完整个封装流程。对AI chiplet项目来说，CP阶段还要标注每颗die适合做什么角色：哪个位置出来的die频率高、功耗低，适合做高性能子芯片；哪个位置出来的只能降级用，就安排到对性能要求不高的位置。

这个排序策略必须在CP程序里就固化，用标准格式的测试结果文件（比如STDF格式）输出到工厂的生产执行系统。不要指望封装厂会根据你的口头说明灵活处理，他们只认文件里标注的bin号。还有一点，eFuse烧写、或者需要激光修复的冗余单元操作，最好在CP阶段完成，因为这时候die还在整片晶圆上，定位和追溯都方便，封装之后再想做这些操作几乎不可能。

5. 数据闭环：晶圆级测试结果如何反哺AI设计

5.1 bin map是设计团队最该看的“体检报告”

很多人把Wafer Map当成单纯的良率统计工具，实际上它是带地理位置标签的故障数据集，价值远被低估。红色失效die的分布如果是成片、成列的，大概率是工艺或系统性问题；如果是随机散点，可能是随机缺陷；如果失效位置和AI布局中的某个宏单元簇高度重合，那基本可以断定是那个AI生成模块本身出了问题。

我在项目里带设计团队看bin map时，会让他们把版图图层叠在失效分布上面。AI设计团队通常第一次看到这个图会沉默——因为他们发现，自己引以为傲的密度优化、走线策略，在真实硅片上的失效热点一清二楚。这些图如果只躺在测试工程师的硬盘里，那就只是个记录；如果拿给设计工具做下一版迭代的约束，它就成了整个项目最大的杠杆。

5.2 用AI优化晶圆级测试本身

有意思的是，AI既能设计芯片，也能反过来优化芯片测试。晶圆级测试产生大量带位置标签的数据，这恰好是机器学习最擅长处理的东西。我见过团队做“选择性测试”：利用晶圆内die之间存在空间相关性，先测一部分die，用模型预测周围die的结果，把预测置信度高的die直接跳过或降级抽测，能省下30%到50%的测试时间。对测试时间按秒算钱的大AI die来说，这个优化收益非常可观。

测试项顺序也可以交给算法优化。每个die的测试流程里有几十个测试项，不同die可能在第三项就挂了，也可能撑到最后一项才挂。如果能根据前几个测试项的结果动态调整后续测试序列，大幅缩短平均测试时间，这套逻辑需要用历史测试数据训练决策模型，而历史数据的第一桶金，就是你前面做的完整CP测试。所以我的建议是：前期老老实实测全量数据，跑稳之后再把AI优化加进来。

5.3 工艺、设计、测试三方的飞轮

晶圆级测试的价值，最终要落在“工艺-设计-测试”三方联动上。AI设计团队根据CP数据和bin map修模型，测试团队根据新模型调整测试策略，工艺团队根据参数测试数据优化后续批次的工艺窗口，三方形成闭环。我参与过一个案例：某个AI生成的时钟树结构在低温下出现hold违例，常规常温测试完全测不出来，是通过高低温CP扫描才暴露的。这个结果反馈给设计工具后，下一版迭代在约束里加了对应惩罚项，这个失效bin就彻底消失了。

要跑通这个闭环，需要组织层面的配合。我见过最省力的做法是：每周固定一次CP数据review，设计、测试、工艺三方各出一个代表，把bin map、参数数据和设计版本放同一张会议桌上聊。不需要什么复杂的管理工具，一张晶圆图加几行测试数据，比任何PPT都有说服力。

6. 常见问题速查与避坑实录

6.1 探针针尖脏了，良率直接“雪崩”

最典型的CP故障表象是：整体良率突然下降，失效die集中在晶圆边缘。排查方向第一个就是探针卡针尖。反复扎针会把焊盘上的铝碎屑和氧化层残留带到针尖上，导致接触电阻从正常的两三欧姆飙到几十甚至上百欧姆，测试机自然把die判成fail。我的经验是设置针尖电阻实时监控阈值，超了自动触发清洗程序。探针卡的清洗频率要根据接触材质来定，铝焊盘通常几千次接触就要清一次，高密度铜焊盘会好一些，但也别指望一劳永逸。

6.2 多site并行时的“邻居效应”

多site测试时，一个site的供电噪声可能通过探针卡的公共电源回路串到旁边site，导致旁边的芯片被误判。排查方法是做隔离实验：把疑似被干扰的site单独关闭，用相邻site单独测同一颗die，对比结果。如果单独测就过，并行测就挂，基本可以断定是“邻居效应”。解决方向包括错开各site的上电时序、优化探针卡的电源布线、增加去耦电容。这里有一条铁律：多site验证阶段，不能只看整体良率，必须逐个site画bin map对比分布，否则你根本不知道哪个site在“替你背锅”。

6.3 过测试与漏测试的平衡

过测试（Over-test）和漏测试（Under-test）是CP测试永恒的跷跷板。过测试把好芯片误杀，直接损失收入；漏测试把坏芯片放进封装，后期损失更大。逼着测试工程师调bin阈值的最常见场景是：某个频率档位的成品率太低，设计团队说是测试条件太苛刻，测试团队说是设计余量不足。这时候最靠谱的做法是拿数据说话——做小批量的相关性分析，让同一批die先按不同阈值过CP，再走封装FT，用FT结果反过来校准CP的bin边界。这个过程虽然费时间，但值得做，因为它能帮你建立一套可解释的bin阈值体系，而不是靠拍脑袋左右摇摆。

下表是我整理的高频问题速查，基本覆盖了我这些年踩过的大坑。

7. 最后几句实在话

我做过好几个AI相关芯片项目，最大的感受是：最先意识到晶圆级测试重要性的，往往不是资深测试工程师，而是设计团队里那些天天跟AI工具打交道的年轻工程师。因为他们最清楚AI布局在硅片上有太多“模型没想到”的意外。测试工程师在这件事上的角色，不是被动接单，而是尽早介入设计，把测试需求、接触焊盘预留、可测性设计这些约束，从AI设计流程的第一天就摆上台面。

最后再分享一个小技巧：晶圆级测试数据存下来之后，别只当库存文件扔着。哪怕当下用不到，等下一版AI设计流片回来，这些历史bin map和参数数据就是最宝贵的对照基准，能让你一眼看出新版本到底是改好了还是改崩了。这种长期数据集的价值，会随着AI设计迭代次数增加而越来越大。