干了十来年PCB设计Cadence Allegro用到现在我最想跟你聊的不是怎么画线、怎么放器件而是铺铜。铺铜这活儿看着简单实际上坑最多——网上教程一搜一大把但几乎都是教你怎么画第一块铜皮就结束了。等你真正铺完电源、铺完地跑一遍DRC满屏的报错能让你怀疑人生。这篇东西我按自己的实际使用经验来写从最基础的铺铜概念讲起一直讲到电源平面分割、EMC处理、DRC报错排查。全程不整虚的所有步骤都是我在项目里真正点过的菜单、输过的参数。看完你至少能自己独立完成一块四层板从铺铜到出Gerber的全流程。1. 铺铜到底在铺什么动态铜、静态铜与净区规则很多刚接触Allegro的人第一反应是问“铺铜”这个功能在哪。其实Allegro里铺铜对应的Command是“Shape”Add菜单下的Shape就是你要找的东西。但真正动手之前有几个概念必须先搞清楚否则后面全是糊涂账。1.1 静态铜Static Shape与动态铜Dynamic Shape的本质区别Allegro里铜皮分两种静态铜和动态铜。这个选择直接决定了你后面所有操作的复杂度也决定了DRC的报错数量。静态铜说白了就是“死了的铜皮”。你画完它是什么样就一直是什么样。它不随走线变化而变化也不会在你移动器件之后自动避让。你要是先铺了静态铜再往上面走线走线可能直接从铜皮上穿过去残铜和间距全靠你自己手工改。它唯一的优点是导入特殊形状的铜皮比如从DXF导进来的异形铜块比较方便不需要重新灌铜。动态铜则是“活着的铜皮”。你画完轮廓之后它会根据当前板上的走线、过孔、焊盘、甚至丝印实时计算出最终的铜皮形状。走线靠近了它自动让开器件移走了空出来的位置会自动补铜。DRC跑起来也是实时的。我的建议很简单除了个别特殊用途比如散热片底下的固定铜块、金手指附近的工艺铜一律用动态铜。动态铜修改起来太方便了你改完一遍线路重新Update一下Shape就完事静态铜改一次要命一次。后面讲的所有高级操作也全部基于动态铜。1.2 铺铜的网络属性与优先级虽然看着玄但必须理解铜皮画出来之后要给它指定网络。网络对了这块铜皮才能和对应的电源或者地网络连成一体网络不对DRC会报一堆短路。Allegro动态铜还有一个非常关键的机制——Shape优先级Shape Priority。同一块区域如果有多个铜皮重叠系统并不是随机选择一个而是按照优先级来判断优先级高的铜皮“赢”它所在的网络覆盖底下优先级低的铜皮。优先级数字越小越优先0是最高优先级默认值是数字大的优先这里很容易搞混实际操作里面Allegro里编号越小的Shape priority优先级越高0最高。你把多个电源平面重叠放在一起时没有优先级概念根本没法做。1.3 净区Clearance与线宽/间距的关系Allegro里的间距规则Spacing Rule是全局性的铺铜同样遵守这套规则。你必须在Constraint Manager里设置好不同网络之间的净距不然铜皮与铜皮、铜皮与走线之间的间距就失控了。常规做法是优先设置一个小间距比如6mil用于普通信号针对电源网络设置一个更大的间距比如15mil以上减少电源平面之间爬电风险。铺铜就是按这套规则自动避让的。我在实际项目里通常还会在间距规则里单独给Shape设一个值。Allegro可以把Shape的Spacing与走线的Spacing分开设置你的走线间距可以很紧但铜皮必须离信号线远一些这样既能保证密度又能防止大面积铜皮干扰信号。1.4 隔离区Keepout与禁止铺铜区除了净距规则还有一个经常用到的概念叫Keepout。Keepout分为很多种最常见的是禁止布线区Route Keepout和禁止铜皮区Shape Keepout。Route Keepout里面不能走线但可以铺铜。适合安放结构件、螺丝孔周围。Shape Keepout里面不能有铜皮。适合天线净空区、高频走线附近。很多人一开始分不清直接把整块区域全搞成All Keepout结果铺铜的时候发现铜皮自动绕开了一块巨型空白很难看后期还得补。正确操作是需要铺铜避让的地方用Shape Keepout需要禁止走线的用Route Keepout两者不要混用。热词里出现的“cadence禁止铺铜区”指的就是Shape Keepout这个功能。2. 从一块空缺到整板铜皮Allegro基础铺铜步骤拆解概念讲清楚了现在上实操。我以一块普通四层板为例顶层、底层铺地第二层整层铺电源第三层是信号层不铺铜带你走一遍完整的铺铜流程。2.1 不该忽略的初始化Layer、Net与规则设置先把PCB文件打开确认层叠结构。Allegro里用Setup → Stackup打开层叠管理器检查Top、GND、Power、Bottom这几层存在且厚度设置正确。铜皮是铺在具体哪一层的首先得切换到对应层不然画出来全在顶层。然后检查你要铺铜的网络的规则。打开Constraint ManagerSetup → Constraints → Constraint Manager确认以下三个参数同网络间距Same Net Spacing比如地网络的Shape和GND过孔之间的间距一般设0表示完全连接。不同网络间距Different Net Spacing铜皮与其它网络的最小距离6~10mil是常用值。Shape与走线的间距通常设置得比线间间距稍大比如12~15mil防止铜皮贴着信号线跑。这一步很多人不做直接用默认规则铺铜。结果铺完之后要么铜和铜之间间距太小工厂做不出来要么铜被默认间距顶得离焊盘太远过流能力不够。2.2 用Add Shape画第一块铜皮选择正确的命令模式规则配好了开始画铜皮。菜单路径是Add → Shape → Polygon/Rect/Circ也可以直接用工具栏上的铺铜图标。Rect只画矩形适合整层铺铜的区域。Polygon画多边形适合边界复杂的板框。选对应的层活动层比如顶层在Options面板里设置Active Class and Subclass选ETCH/Top或ETCH/Bottom。Shape Fill选Dynamic copper。Assign Net Name选择你要铺的网络比如GND。Shape Fill Type这里有两个重要选项——Solid Fill实心铜和Crosshatch网格铜。普通板子用Solid Fill需要屏蔽和散热均衡的场合用网格铜。画的时候沿着板框外沿走一圈就行。如果你的板框是闭合的可以用右键菜单里的Get Board OutlineAllegro会自动沿着板框生成一个铺铜区域效率非常高。画完之后你会发现板子上多了一个带颜色边框的框但铜皮还没填充出来。这是正常的Allegro的动态铜需要手动更新才会真正填充。2.3 铜皮与走线的连接方式设置直接连接还是花焊盘铜皮填充与否是一回事铜皮与焊盘的连接方式又是另一回事。Allegro里铜皮焊上一个焊盘有两种连接关系Direct Connect直连铜皮直接把焊盘包起来电气连接面积最大导热也快。电源焊盘、散热焊盘建议直连。Thermal Relief花焊盘焊盘周围只有4根细条连接铜皮其它区域隔离。好处是焊接时热量不会瞬间被铜皮吸走手工焊接和波峰焊都方便。缺点是过流能力不如直连。设置方法在Options面板里有个Thermal Relief选项点击后面那个小按钮可以设置连接方式、连接条数量默认4条、连接条宽度。如果全板都直接用直连会带来一个很实际的问题手工调试的时候烙铁温度不够焊盘上的锡老是化不开。尤其是那些和地铜皮大面积接触的焊盘20W烙铁根本焊不动。所以我一般会把非电源类的过孔设成花焊盘连接Relief Connect电源过孔设成直连。2.4 Update Shapes重新填充铜皮的关键一步画完轮廓之后右键选择Update Shapes一般就能看到铜皮成型。但如果你改了走线、移了器件铜皮不会自动更新你必须手动执行更新。常用的铜皮更新方式有三种右键 → Update Shapes只更新选中的铜皮。Setup → Shapes → Update All Shapes更新全板所有铜皮这个最常用。工具栏上的Update按钮效果等于上面那个。注意执行Update All Shapes之前先把还没布完的线布置完。不然铜皮会跟着你半成品状态的走线去避让生成的形状一会儿变一次看着非常乱。先完成大面积铺铜后处理细节走线不实际项目里正确的顺序是先完成所有走线和打孔最后铺铜。铺铜永远放在PCB设计的最后阶段——除了电源平面层那些需要预处理的特殊情况。2.5 编辑铜皮边界改形状、加倒角、挖散热孔画好的铜皮如果边界要调整选中铜皮右键选择Edit Boundary就能进入边界编辑模式。边缘线上的顶点可以直接拖动也可以在顶点上右键Add Vertice/Delete Vertice来增加或删除顶点。挖孔也很常用。在边界编辑模式下选中内部区域右键选择Add Void然后画一个封闭图形就能在铜皮里挖出一个孔。Void挖空区域适用于螺丝孔周围避免铜皮靠近金属螺丝高频天线的净空区域板子应力较大的位置减少铜皮面积注意铺铜之后再打螺丝孔或安装孔铜皮是会自动避让的不需要手动挖Void。只有那些“不允许任何铜皮贴近”的区域才需要手动挖。2.6 孤岛铜Island怎么去除铺铜过程中经常会出现一种情况铜皮被走线或者Pad分割形成一块完全悬空的孤立铜块网络虽然是GND但既没有过孔连接到内电层也没有走线引出去这块铜就是孤岛铜Island。它在电气上等同于没接线的金属不但没用还会当天线甚至会干扰周边信号。Allegro里处理孤岛铜的工作流打开Display → Color/Visibility把所有Shape相关层都显示出来。用Shape → Manage打开Shape管理器可以看到所有铜皮的信息包括Island数量。对于孤岛铜要么在它上面打一个地过孔让它真正连通要么画一块Shape Keepout把这块区域挡住要么直接删掉这个孤岛铜的边界。经验之谈如果你用的是动态铜并且开启了“Delete Isolated Shapes”属性在Shape属性对话框里孤岛铜会在Update之后自动消失铜皮边界自动修正。但有些孤岛是你想要的比如一块散热铜块千万别勾这个选项留着它手动处理。3. 重叠铜皮怎么算Shape优先级与网络分配机制铺铜铺多了之后你会发现一个很难绕开的场景——多层电源平面重叠。尤其对于四层以上的板子第二层和第五层往往都铺有大面积电源铜皮它们在垂直方向上隔着层叠但DRC却经常会报一些奇葩错误有些人会误以为是层间短路其实绝大多数时候是Shape优先级没有配置好。3.1 为什么需要Shape优先级同一层上重叠的铜皮很容易理解中间的铜皮会把底下的吃掉。但不同层之间Allegro的动态铜也存在“竞争关系”——我是指当你为一个网络铺铜时如果这个网络在相邻层也有铜皮它们之间会因为过孔连接和边界避让相互影响。真正需要Shape优先级的地方是同层重叠的不同网络铜皮。比如我有一块区域既要铺3.3V又要铺1.8V两块铜皮的边界得清清楚高优先级的3.3V在这个区域完全覆盖1.8V自动缩到旁边去。如果没有优先级就会互相避让最后可能两块铜皮都是残缺的。3.2 优先级怎么设置数字大了还是小了在Allegro中选择Setup → Priorities → Shapes打开Shape Priority设置窗口。你会看到所有铜皮的网络、层和当前优先级。点选一块铜皮下面有个数字框输入数字回车就把它设置为对应优先级。原则是数字越小优先级越高0为最高。实际项目中我一般这样分配模拟电源比如3.3V_A优先级给0因为它需要最完整的平面。数字电源3.3V_D给1。地网络给2。其它杂信号基本不给优先级或者给3以上。这样当3.3V_A和3.3V_D在某个区域重叠时模拟电源平面保持完整数字电源自动避让不会出现两个平面互相争夺导致形状破碎的问题。3.3 同网络重叠的两块铜皮为什么合并不了有一种情况不涉及优先级问题但也很常见——两个同网络的Shape明明碰到了却始终没有合并成一块。动态铜在这种情况下通常会自动合并但有时因为两块铜皮之间有细小的尖角或者间距设置为0但实际有浮点误差合并失败。出现这种问题的时候先检查两块铜皮的网络名是不是完全一致大小写不同也不行比如GND和gnd是两回事再检查中间是否有Route Keepout或者0宽度的线。如果都没问题那就把两块铜皮稍微重叠一点画。动态铜对于同网络的边界重合是允许的它会自动融合。3.4 多层板中电源平面层怎么铺更合理很多人铺第二层电源平面时也是一层层地Add Shape画画完再每个网络分别Update。其实没必要这么麻烦。我的做法先在电源层把整层画成一个大的GND铜皮铺满。然后在这个区域里用一小块倒转优先级做局部电源分割比如按3.3V、1.8V、5V等分割。具体做法是画一个3.3V的Shape设置优先级为0覆盖在整层GND之上这样这块地方自动变成3.3V其余部分还是GND。再画1.8V优先级13.3V保持完整。最后把所有电源Shape的优先级按照电压值的“重要性”从高到低排列。这样操作比你去画很多小Shape然后一个个指定网络要快得多而且DRC报错少。4. 那些年我们一起怼过的DRC铺铜相关必看标题写了DRC避坑这一章才是重头戏。Allegro的DRC规则非常多但和铺铜强相关的主要集中在下面这几类。我把每个常见报错的原因和解决流程给你梳理一遍。4.1 RTSTAT-6 Partial Route Conflicts最难缠的一种热词里出现了“drc rtstat-6, partial route conflicts: 1184 net(s) have a partial conflict.”这基本是每个Allegro用户早晚都会碰到的经典报错。这个报错是什么意思它的全称是“部分路由冲突”意思是某些网络存在未连接完整的铜皮或走线简单说就是你的板子上有断头线、没有连好的铜皮区域或者一端没接任何器件的铜皮碎片。出现这个报错最常见的场景是你铺了铜但铜皮更新后和某个焊盘之间存在一个极小间隙DRC认为这个焊盘和铜皮没有真正连上于是报“partial route conflict”。排查方法在DRC浏览器Display → DRC Markers里找到报错位置。缩小视野查看报错处的铜皮和焊盘是否真的连接完整。有时候肉眼看着是连上的实际上是存在1mil以下的间距这种肉眼看不出来。在报错处右键选择Show Element查看具体是哪个网络、哪个铜皮、哪个焊盘引起的。修复手段如果铜皮只是和焊盘有极小间隙把铜皮的Shape属性里的Shape Fill → Options → Minimum Area值调低或者把同网络净距设为0。如果是有断头线把线连完或者删掉。如果网络没布完还没接到的管脚可以用Route Net慢慢补或者直接在DRC报告中忽略这个net——但忽略了之后你要很清楚自己忽略了什么别把关键电源网络的DRC忽略掉。4.2 Spacing Violations间距越界铺铜相关最常见的DRC就是Spacing Violation含义是两块不属于同一网络的导体之间的距离小于规则值。铺铜导致的间距违例原因基本是这几个原因一焊盘周围没有足够空间。你在一块铜皮上放了一个属于其它网络的焊盘但焊盘离铜皮边界的距离不够DRC立刻炸。处理用花焊盘连接或者在焊盘周围画一个小型Shape Keepout让铜皮自动避让。原因二动态铜更新后没有达到设置的间距。有时候你改了规则把间距从6mil改成10mil但铜皮没有及时更新。此时只改规则是不行的还需要Update All Shapes让铜皮重新避让。原因三焊盘本身是异形的。有些器件封装里的焊盘不是标准矩形或圆形比如金手指、散热焊盘这种焊盘与铜皮的避让算法有时候会和预期不一样DRC会报一些奇怪的间距问题。处理方式右键该DRC用Explain DRC查看具体是哪两个物体间距不足然后对其中一方设置No Shape或Shape Keepout。4.3 焊盘与铜皮的连接问题Antenna/Clearance违例铺铜后还有一种电位差导致的DRC——Antenna天线效应。这主要发生在走线从一层换到另一层的过孔附近。如果你在焊盘周围铺了铜但过孔的网络和铜皮不同它们之间的寄生电容可能造成天线辐射DRC会提示。这类问题在射频板上尤其多。处理方法把相邻层铜皮与信号过孔之间的距离调大。在信号过孔周围加GND过孔做包围屏蔽。如果信号线跨层就在跨层位置旁边放一个地过孔形成回流通路。4.4 “Allegro铜皮只有轮廓”不填充的原因热词里有“allegro铜皮只有轮廓”这通常是下面几个原因造成的我给你列出来对号入座动态铜没更新画完Shape之后没有执行Update All Shapes铜皮永远只有边框。使用了Static Shape但没填充静态铜画完也是只有轮廓需要选中后右键Fill没有这个命令。正确做法是选中Shape后右键找到Shape Fill进行操作或者直接不用静态铜。铜皮被删除了打开Visibility面板确认铜皮所在的层被点亮了有时Class Etch的显示被关掉铜皮看似不存在其实只是没显示。Shape边界太复杂导致计算太慢有时你画了一块极其复杂的多边形比如从DXF导入的异形板框动态铜计算一整片区域时特别慢系统为了省资源会暂时不显示填充。此时等一会或者把Shape分成几小块。4.5 DRC报告的批量筛选与忽略策略DRC报错成百上千条是常态但你不可能全改完。正确思路是给DRC分类判断哪些是必须修复的哪些是可以基于设计意图忽略的。我的工作习惯先看所有Short短路报错无论多少条必须清零。短路意味着板子可能直接烧掉。再看所有Unconnected未连接报错尤其是电源网络的未连接必须处理。接着处理所有Spacing报错把明显的间距问题修掉。最后处理那些“Antenna”和“Partial Route”这部分可能是铺铜引起的假象核对之后决定是否忽略。Allegro的DRC Marker可以右键直接查看详细信息效率最高的办法是整批报错一起选中用Show Element查看共同原因。如果是同一个网络造成的批量报错从根上解决问题别一个个改。5. 进阶玩法电源平面分割、缝合孔与EMC处理如果你把前面几章都消化了基础铺铜及格了。这章来点实际项目中更常碰到的进阶操作。5.1 混合电源平面分割模拟电源和数字电源怎么分混合信号板卡上模拟电源AVCC和数字电源DVCC经常要分开铺铜防止数字噪声串进模拟电路。分割电源平面是很多新手不知道怎么下手的地方。我的做法是先在电源层画一整块零号网络No Net的大铜皮或者直接画一个模拟电源网络的大铜皮。再在其中需要分割出去的位置画一小块数字电源的Shape设置更高的优先级让它在重叠区域覆盖模拟铜皮。两边的过孔分别打在自己的区域内模拟部分的过孔只在模拟铜皮的边界内数字部分的过孔只在数字铜皮内。分割线不能太细至少1mm以上的间距防止电源爬电击穿。等你实际铺完再缩小全局看电源平面的形状可能会有点奇怪但只要DRC不报短路基本就能用。5.2 缝合孔Stitching Via真的有用吗怎么打最合适“电机上面铺铜会导致高EMC”这个热搜词很久了。这个说法对不对呢在我的经验里电机驱动的MOS管处铺铜如果既没有足够大的铜皮面积又没有足够的回流路径反而会因为寄生电感和谐振产生更高的EMC辐射。因此铺铜不是问题铺铜后有没有打足够的缝合孔才是问题。缝合孔的作用是给回流电流提供低阻抗路径。高速信号、射频信号区域在铜皮上打一圈地过孔相当于把平面牢牢拴在参考地上减少回流环路面积EMC自然就降下来了。打缝合孔的操作流程设置好过孔类型一般是8~12mil的小地孔。用Copy命令选一个地过孔然后按坐标阵列或沿边界摆放一圈。高速区偏密的放置间距是波长的1/20以内普通信号区1~2mm间距就够。没有缝合孔的铜皮在射频项目里测EMC时往往会在某个频点冒尖原因就是回流路径太长寄生电感太大。5.3 大电流区域铺铜怎么计算开窗和过孔数量电源板上大电流走线一般都要铺铜增大载流面积。铜皮载流量有一个常用经验值1oz铜厚1mm宽走线大约过1A电流温升20℃以内。换到铜皮面积上就复杂一点。我做电源板时会先把电流值化成铜皮面积比如5A电流需要用至少5mm宽的铜皮或者在底面再铺一层同网络铜皮并联。如果空间不够就放大铜皮厚度层叠设计时选2oz铜箔。铺铜时还要注意大电流路径上不要有窄颈。铜皮宽度突然变窄的地方就是局部过流瓶颈发了热板子就会变色甚至有烧毁风险。解决方式是大电流铜皮尽量用多边形宽度保持均匀拐弯用45度斜接或者大圆弧避免直角电流集中。5.4 散热焊盘与铜皮芯片底部焊盘怎么处理很多功率芯片底部有一个大焊盘EPad它是芯片主要的散热通道。铺铜时EPad应该直连铜皮Direct Connect并且铜皮尽量做大向下层打过孔阵列排热。但要注意EPad背面如果是多层板过孔阵列会破坏电源层的完整性。这种时候可以采用“风扇型”过孔排布或者网格过孔确保电气连通的同时不至于让电源平面支离破碎。DRC上还会出现一类特殊情况EPad在封装库里本身带thermal relief属性但你在Allegro里选择了直连这时候DRC会提示thermal relief和setup不一致。处理方式在Shape属性里把EPad的连接方式统一设为直连别跟封装库里的属性打架。6. 铺铜之后的收尾检查与导出Gerber前必须确认的几件事铺铜全部铺完、DRC也清完了你是不是觉得大功告成了还早。导出Gerber之前如果不做下面几件事板厂打样回来你就知道什么叫折腾。6.1 全板铺铜覆盖率检查打开Display → Status查看板子的布线完成率100%和DRC错误数量0。但Allegro不直接给出铜皮覆盖率。你可以在Tools → Reports里选Board Information查看Top/Bottom层铜皮所占比例。覆盖率不是越高越好。铜皮覆盖率太高的板子板材在过回流焊时容易因为铜箔和基材热膨胀系数不同而翘曲严重时还会分层。一般推荐控制在70%~85%之间。如果你的板子是整层铺地覆盖率很高怎么办用Crosshatch网格铜或者在某些没有信号的空旷区域挖掉一块既能保持回流路径又能改善板材翘曲。6.2 Gerber导出时Shape相关的坑导出Gerber之前一定要先执行一次Update All Shapes。很多人导出后发现Gerber里的铜皮是瘪的或者焊盘是空洞的就是忘了这步。Allegro出光绘Gerber时在Artwork Control Form里你需要确认导出的层包含ETCH/Top、ETCH/Bottom、ETCH/GND、ETCH/PWR等铜层。Shape填充模式选Full Flash这样焊盘是实心的铜皮也正常。在PCB菜单下勾选了自动创建Shape的“Shape fill on”选项。另一个常见坑如果铜皮上用了VoidGerber里Void是会按实际形状导出的但如果Void太靠近焊盘板厂会提醒你可能有制造风险。导出完Gerber之后我建议打开CAM350或者Allegro自带的Artwork View仔细检查每一层的铜皮尤其是重叠区域和焊盘附近别偷懒这一步。6.3 板厂反馈回来最常问的几个问题打样回来板厂偶尔会问“铜皮与走线间距只有4mil能做吗” 不同工厂工艺不同PCB打样一般推荐至少5mil以上铜净距高速板的等间距可能更严。这也是为什么我们铺铜时不要设太激进的间距规则。“你们整板铺铜有些地方有细碎的铜皮残片要不要删” 这指的是动态铜避让时留下的尖角残铜一般不影响电气但可能成为天线。最好在铺铜阶段就把它清理掉。“底部铜皮离板边太近总长0.2mm行不行” 一般板厂要求铜皮距板边0.25mm以上如果你铺铜时沿着板框画可能触发这个。解决办法是把Shape边界整体内缩。我自己画板最后总会做一个“铜皮内缩”的操作把铜皮边界往里挪0.3mm左右留出足够的板边间距确保任何板厂都能做不用反复沟通。6.4 一个实战案例从DRC满屏到干干净净最后分享一个真实案例。我做过一块六层板第五层是混合电源层3.3V和1.8V各占一半上面有几十个电源管脚。第一次铺铜DRC报错3280条基本都是Partial Route和Spacing Violation连环炸。我的处理顺序先把所有Short清零确认没有任何金属网络在物理上短接。把3.3V Shape和1.8V Shape的优先级分开3.3V优先级设01.8V优先级设1重新Update两个平面立刻都完整了。Partial Route那一千多条大部分是因为每个3.3V电源管脚周围铜皮有一个1mil的间隙。我把同网络Shape的自然间距设为0重新Update这些报错直接消失。剩下零星几条Spacing是过孔与铜皮距离不够逐一在Constraint里调整半小时内清零。那之后我总结了一个规律铺铜DRC报错量和你铺铜之前的规则设置精细度成反比。规则设置得越仔细后期DRC越干净。千万别心存侥幸铺完再改。Cadence Allegro的铺铜功能不是画个框、填个铜、跑个DRC这么简单的线性流程它是一个需要“先规则、后图形、再验证”的闭环。这篇基本把我能想到的铺铜相关要点都覆盖了从动态铜静态铜怎么选到Shape优先级怎么排再到DRC逐类排查和Gerber导出前检查。你自己的项目里用的时候就按这个流程走一遍少熬夜少被板厂打电话。