目录一、概述二、脉冲的上升/下降时间三、触发器1、触发器的定义与分类2、基本RS触发器3、钟控触发器4、集成触发器四、时序逻辑电路分析1、概述2、同步时序电路分析3、异步时序电路分析五、常用逻辑电路1、数码寄存器2、移位寄存器3、计数器六、时序逻辑电路的设计七、掌握数字电路的意义附录1、锁存器和触发器2、Logisim仿真软件一、概述组合逻辑电路(无记忆)任意一时刻输出仅取决于该时刻输入而与过去输入无关时序逻辑电路(有记忆)任意任一时刻的稳定输出不仅与当时的输入有关而与过去输入也有关。同步时序各触发器有统一触发脉冲异步时序各触发器无统一触发脉冲。二、脉冲的上升/下降时间脉冲的上升时间与下降时间定义通常上升沿比下降沿长一些这是由典型CMOS输出驱动器设计造成的。输出禁止为0允许输出。当输出上升沿时与非门输出0Q1/P管导通或非门输出1Q2/N管截至。上升沿与P管导通速度有关。当输出下降沿时则与之相反。对于相同特征尺寸的晶体管P管要比N管的导通速度慢(为什么NMOS管比PMOS管更受欢迎)故上升沿时间相对于下降沿要长。也就是说下降边沿更为陡峭有时还会引起更多的噪声。三、触发器1、触发器的定义与分类1能够存储一位二进制数字信号的基本单元叫做触发器。2双稳态触发器有两个稳定的状态0和1当施加触发脉冲时电路翻转变为另一个稳态。触发脉冲撤销后能够保持在这个稳定状态上直到下一个触发脉冲的到来才再次改变状态。3单稳态触发器电路只能保持在一个稳定状态上当施加触发脉冲时电路翻转变为另一个状态但这个状态无法稳定。不管触发脉冲撤销与否电路都要自动回到原来的稳定状态。下一个触发脉冲的到来再次重复一下这个翻转又返回的动作。4按功能分类RS触发器、D触发器、JK触发器、T触发器等。2、基本RS触发器文件移步RS触发器Proteus仿真SET 与 RESET 同为 0用与非门构成的 RS触发器约束条件R S 1。其实 R、S 也可以同时为零只是此时的输出并非互补。那么作为两个与非门工作正常作为触发器工作不正常状态非法。上电后二者均置为 1 再仿真实际使用参见“555时基电路设计与分析”。1状态转移真值表现态电路在某个考察瞬间 t^n 时的状态 Q^n次态电路将要达到新的状态 Q^(n1)。2状态方程(特征方程)3、钟控触发器1钟控RS触发器2钟控D触发器3钟控JK触发器JK触发器是SR触发器的改进版具有置0、置1、保持和翻转功能。RS触发器不允许R与S同时为1而JK触发器允许J与K同时为1。JK触发器逻辑功能分析如下当CP0时输入信号J、K被封锁触发器状态不会改变当CP1时控制门G3、G4开启此时触发器的状态由输入信号J、K决定。4钟控T触发器通常把在同一个CP脉冲作用下发生两次或两次以上翻转的现象称为触发器的“空翻”。为克服“空翻”要求CP脉冲宽度2Tpd。5触发方式电位、边沿触发方式4、集成触发器1触发方式2带有置位、复位触发器3边沿JK触发器4触发逻辑功能的相互转换1D转换为JK2JK转换为D四、时序逻辑电路分析1、概述时钟输入端与同一个时钟源相连称为同步时序逻辑电路否则就称为异步时序逻辑电路。前者速度高于后者但结构一般经后者复杂。按输出信号特点还可分为米里型(Mealy)输出状态不仅与存储电路有关还与输入有关。摩尔型(Moore)输出状态仅与存储电路的状态有关。时序逻辑电路分析步骤1从给定的逻辑图中写出每个触发器的驱动方程及电路的输出方程2求电路状态方程3由状态方程、输出方程列出状态转换表4画出完整的状态转换图或时序波形图5根据状态转换图或时序波形图分析逻辑功能2、同步时序电路分析3、异步时序电路分析五、常用逻辑电路有数码寄存器、移位寄存器、计数器、顺序脉冲发生器及序列信号发生器等。1、数码寄存器存放 0、1数码的逻辑部件它具有接收数码和寄存数码功能。一位触发器可存放一位二进制n个触发器可以构成存放 n位二进制的数码寄存器。74LS175逻辑图2、移位寄存器1单向移位寄存器比如74HC164八位移位寄存器(串入并出)、74HC595八位移位寄存器/锁存器(串入并出移步74HC595串入并出)、74HC165八位移位寄存器(并入串出 移步74HC165按键输入扩展)。2双向移位寄存器34位双向移位寄存器74LS1943、计数器实现累计输入脉冲的个数也可以用作定时、分频等。按计数脉冲引入的方式分为同步计数器、异步计数器按计数进位制分类分为二进制2^n进制计数器按计数增减趋势分为加法计数器、减法计数器、可逆计数器。1同步二制计数器74LS161四位二进制计数器二进制加法计数、异步清零、同步并行置数、计数保持控制等。应用74LS161模11计数器真值表2同步十进制计数器3异步二进制计数器极连用前一级计数器的输出作为后一级计数器的时钟信号把这种连接叫计数器级连。当把一个M1进制计数器和一个M2进制计数器级连时可以构成M M1*M2进制计数器。4异步十进制计数器5用集成计数器构成任意进制计数器集成计数器一般为4位、8位二进制或十进制计数器当超过计数范围时可用计数器的级连来实现。同步级连时钟信号同时接到各片计数器的CP端用前一级进位输出C来控制后级计数器的计数输入端。异步级连用前一级的进位输出C或高位输出Q作为后级的时钟信号。1同步级连2异步级连3用置零法接成任意进制计数器在需要任意M4利用置数法置位法获得任意进制计数器通过给计数器重复置入某个值的方法跳过 Mmax-M个状态而获得模M 计数器的。5利用计数器的进位输出信号C进行反馈置数6移位寄存器型计数器1环形移位计数器2扭环形计数器六、时序逻辑电路设计同步时序电路的设计步骤1建立原始状态图2确定触发器的数目一个二进制计数器至少需1个触发器一个四进制计数器至少需2个触发器。设计一个N进制计数器至少需要n个触发器2^(n-1)3列状态表、求状态方程4触发器选型5检查电路的自启动特性例1设计4分频电路1建立原始状态图2确定触发器数目需2个触发器3列状态表、求状态方程4D触发器实现5JK触发器实现七、掌握数字电路的意义学习数字电路对于理解和掌握 FPGAField Programmable Gate Array现场可编程门阵列设计至关重要。基础理解数字电路是构成FPGA设计的基础。用于了解逻辑门、触发器、译码器等基础元件的工作原理这些元件在FPGA中以可编程逻辑单元的形式实现。设计思路数字电路设计培养了一种系统化的思维方式对于设计FPGA电路非常有用。时序分析对数字电路时序的深入理解将帮助你优化FPGA设计避免时序违规。硬件描述语言数字电路的知识将使你能够更有效地编写和理解解硬件描述语言。故障排除和调试在调试FPGA设计时将能够更快地识别和解决问题。应用场景列举比如伺服驱动器有关内容移步高创伺服驱动器故障维修(8.闪烁)。附录1、锁存器和触发器特性锁存器(Latch)触发器(FlipFlop)敏感性对脉冲电平敏感对脉冲边沿敏感工作方式电平触发非同步控制边沿触发同步控制控制方式主要由使能端控制由时钟信号控制输出状态使能端有效时输出与输入相同使能端无效时输出被锁存在时钟触发时采样当前的输入产生输出稳定性可能出现空翻现象稳定性较差稳定性较好应用在某些需要非同步控制的场合使用在需要同步控制的场合广泛使用由于触发器内有记忆功能因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码所以把 n个触发器的时钟端口连接起来就能构成一个存储 n位二进制码的寄存器。2、Logisim仿真软件其作用来源于网络Logisim 是一种用于设计和模拟数字逻辑电路的教育工具。凭借其简单的工具栏界面和构建它们时的电路仿真它非常简单有助于学习与逻辑电路相关的最基本概念。由于能够从较小的子电路构建更大的电路并通过鼠标拖动来绘制电线束因此可以使用 Logisim 来设计和仿真用于相关课程的教学目的。链接https://pan.baidu.com/s/1bS7Z-JHtTBCK9TlFDEIhCQ提取码atbz首先要有一个具体目标那些所有你认为必须前置的知识都可以在完成目标的过程中学到。觉得不错动动发财的小手点个赞哦