AERIS-10 开源 10.5 GHz PLFM 相控阵雷达系统架构、信号处理链与软硬件实战指南【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR本指南以 AERIS-10Pulse Linear Frequency Modulated脉冲线性调频开源相控阵雷达项目为核心系统梳理其双版本3 km 近程 / 20 km 远程的硬件子系统、FPGASTM32 双处理器架构、完整的雷达信号处理流水线脉冲压缩、多普勒 FFT、MTI、CFAR并深入讲解 USB 命令协议、固件时序参数与工程构建流程。读完本文你将能够理解该雷达从波形生成到目标检测的全链路工作原理掌握其 FPGA 寄存器配置、STM32 波束扫描时序、Python 协议库与 GUI 的使用方法并知晓如何利用仓库内的生产文件与测试体系进行硬件搭建与二次开发。项目定位与技术概述AERIS-10 是一个完全开源、低成本、模块化、可二次开发的 10.5 GHz 相控阵雷达系统核心调制方式为脉冲线性调频PLFM。项目面向高校研究人员、无人机开发者与进阶 SDR 爱好者目标是让相控阵雷达技术不再是昂贵封闭的专用设备而是可以被拆解、修改和实验的开源平台。项目提供两个硬件版本详见 README.md版本最大作用距离天线形式输出功率AERIS-10N (Nexus)3 km8×16 贴片天线阵列约 1W × 16AERIS-10X (Extended)20 km32×16 介质填充开槽波导阵列10W × 16GaN 功放两个版本共享相同的电子系统骨架10.5 GHz 工作频率、±45° 全电子波束扫描俯仰/方位、360° 机械扫描步进电机、FPGA STM32 双处理器信号处理与系统管理以及带地图集成的 Python GUI。AERIS-10 的核心能力覆盖波束成形beamforming、脉冲压缩pulse compression、多普勒处理Doppler processing与目标跟踪target tracking其处理流水线、波束扫描算法、健康监控与紧急保护逻辑均有完整的源码实现可供研究。系统架构与硬件子系统AERIS-10 的硬件采用多板卡模块化设计各板卡的原理图与 PCB 布局位于 4_Schematics and Boards Layout/4_6_Schematics生产文件位于 4_7_Production Files。主要子系统如下电源管理板Power Management Board为所有电子器件提供所需电压轨并带有滤波与上电/断电时序控制。时序的先后顺序由 STM32 微控制器保证详细时序定义见 3_Power Management/Power Management V6.xlsx防止各电源轨在上电瞬间出现不确定状态损伤射频器件。频率合成板Frequency Synthesizer Board基于高性能低抖动时钟发生器AD9523-1为以下器件提供相位对齐的时钟参考RX / TX 频率合成器ADF4382DAC数字模拟转换器ADC模拟数字转换器FPGA时钟的相位对齐对于上下变频链路、ADC 采样与 DAC 重建的一致性至关重要。STM32 通过 SPI 接口完成 AD9523 的寄存器配置与 SYNC 同步脉冲见 main.cpp 中 AD9523 控制引脚封装。主板Main Board主板集成了射频收发与数字处理的核心器件DAC— 生成雷达 chirp线性调频脉冲波形2× 微波混频器LTC5552— 分别用于上变频基带 → RF与 IF 下变频RF → 基带4× 四通道移相器ADAR1000— 完成 RX 与 TX 链路的波束成形16× 前端芯片ADTR1107— 同时承担低噪声放大RX 路径与功率放大TX 路径两种角色XC7A50T FPGA— 承担全部雷达信号处理STM32F746xx 微控制器— 承担系统管理、外设配置与安全监控功率放大板Power Amplifier Board仅用于远程版本 AERIS-10X每路采用10 W QPA2962 GaN 功率放大器共 16 路用于扩展作用距离。其 S 参数与数据手册位于 7_Components Datasheets and Application notes/QPA2962。天线阵列Antenna ArraysAERIS-10N8×16 贴片天线阵列原理图与版图见 4_6_Schematics/Antennas/Patch仿真见 5_Simulations/Matlab 与 5_Simulations/AntennaAERIS-10X32×16 介质填充开槽波导天线阵列见 4_6_Schematics/Antennas/Waveguide 与开槽波导设计脚本 wg_alumina_slotted_openems.m、slot_layout_taper32.csv辅助机械与外围组件滑环Slip-Ring用于 360° 旋转供电与信号传输、步进电机及驱动、散热风扇与机箱外壳。机械图纸位于 8_Utils/Mechanical_Drawings含外壳 Enclosure.dwg、上下波导件、主/功放散热器等。双处理器职责划分FPGA 信号处理 STM32 系统管理AERIS-10 采用典型的“FPGA 做实时信号处理、MCU 做系统管理”分工架构FPGAXC7A50T / XC7A200T负责通过 DAC 生成 PLFM chirp读取原始 ADC 数据混合自动增益控制Hybrid AGC——跨 FPGA / STM32 / GUI 三层的闭环I/Q 基带下变频抽取与滤波快速傅里叶变换FFT脉冲压缩多普勒、MTI动目标指示与 CFAR恒虚警率处理USB 数据接口STM32F746xx 负责上电 / 断电时序见电源管理 ExcelFPGA 通信配置以下外设时钟发生器 AD9523-12× 频率合成器 ADF43824× 四通道移相器 ADAR1000用于雷达脉冲时序2× ADS7830 八通道 I²C ADC主板 U88 0x48 / U89 0x4A测量 16 路 PA 静态漏极电流 Idq每路通过 PA 板上的 5 mΩ 采样电阻 主板上的 INA241A3 电流检测放大器×50实现2× DAC5578 八通道 I²C DAC主板 U7 0x48 / U69 0x49控制 16 路 PA 栅极电压 Vg启动时闭环校准至目标 IdqGPS 模块UM982用于 GUI 地图居中与逐目标位置标注GY-85 IMU用于目标坐标的俯仰 / 横滚修正BMP180 气压计提供雷达高度步进电机方位机械扫描1× ADS7830 八通道 I²C ADC主板 U10读取 8 路热敏电阻用于热监控当任一通道超过阈值时通过 GPIOEN_DIS_COOLING打开散热风扇RF 开关上述 I²C 从机地址与传感器配置在 main.cpp 中均有明确体现相关驱动源码位于 9_1_1_C_Cpp_LibrariesADS7830、DAC5578、ADAR1000_Manager、ADF4382A、UM982 GPS 等。信号处理流水线Processing PipelineAERIS-10 的信号处理链路从波形生成到目标检测共分六步与 README 描述一致且每一步都有对应的 RTL 模块实现9_Firmware/9_2_FPGA波形生成Waveform Generation— DAC 创建 LFM chirp。发射机模块 radar_transmitter.v 在 120 MHz DAC 时钟域驱动 DAC 数据总线并控制 TX/RX 混频器使能与 RF 开关。上/下变频Up/Down Conversion— LTC5552 混频器完成频率搬移将基带 chirp 上变频到 10.5 GHz 载频并将回波下变频到 120 MHz 中频IF_freq 120 MHz见 main.cpp 定义。波束成形Beam Steering— ADAR1000 移相器控制 16 个阵元。STM32 依据 31 组相位差phase_differences[31]范围 ±160°计算 7 位相位码写入移相器。信号处理FPGA原始 ADC 数据捕获ADC 采用 LVDS 接口400 MHz 数据时钟见 radar_system_top.v 的adc_d_p/adc_d_n端口与 adc_clk_mmcm.v 时钟管理I/Q 基带下变频ddc_400m.v nco_400m_enhanced.v 数控振荡器抽取与滤波CIC/FIRcic_decimator_4x_enhanced.v 与 fir_lowpass.v脉冲压缩frequency_matched_filter.v 与多段匹配滤波 matched_filter_multi_segment.v参考 chirp 存于long_chirp_seg*_i/q.mem、short_chirp_i/q.mem多普勒 FFTdoppler_processor.v fft_engine.vMTI 与 CFAR 检测mti_canceller.v 抑制静止杂波cfar_ca.v 实现 CA/GO/SO 三种恒虚警检测模式系统管理STM32— 电源时序、外设配置、GPS/IMU 集成、步进电机控制。可视化Python GUI— 实时目标绘图、地图集成、雷达控制界面。从 radar_receiver_final.v 的接口可以看出接收链路输出64 个距离单元range bins× 32 个多普勒单元doppler bins的二维数据这一尺寸在协议层与 GUI 中被固定引用NUM_RANGE_BINS 64NUM_DOPPLER_BINS 32合计 2048 个单元见 radar_protocol.py。FPGA 顶层设计与多时钟域处理顶层模块 radar_system_top.v 集成了发射机、接收机与 USB 数据接口采用三个时钟域时钟频率用途clk_100m100 MHz系统主时钟接收处理、控制逻辑clk_120m_dac120 MHzDAC 时钟域chirp 生成ft601_clk100 MHzFT601/ 60 MHzFT2232HUSB 接口时钟域模块内部对跨时钟域CDC信号做了完整处理使用 cdc_modules.v 中的cdc_single_bit两级/三级同步器、cdc_adc_to_processing格雷码多比特同步器以及“脉冲→电平翻转→同步→边沿恢复”的 toggle-CDC 方案将 120 MHz 域的new_chirp_frame、chirp 计数器等安全传递到 100 MHz 域。SIMULATION宏下自动旁路 BUFG 原语以便 Icarus Verilog 仿真。顶层还暴露了FPGA → STM32 的 GPIO 状态线50T 板上 DIG_5/DIG_6/DIG_7DIG_5AGC 饱和标志1 检测到削波STM32 读取 PD13 以调整 ADAR1000 VGA 增益实现外环 AGC 而无需轮询 USBDIG_6AGC 使能标志镜像host_agc_enable寄存器保证单一事实来源DIG_7预留恒低雷达波形与 STM32 脉冲扫描时序STM32 固件main.cpp中定义了完整的双 chirp 雷达时序参数const int m_max 32; // 每个波束位置的 chirp 数量 const int n_max 31; // 俯仰波束位置数量 const float T1 30.0f; // 长 chirp 持续时间µs const float PRI1 167.0f; // 长 chirp 脉冲重复间隔µs const float T2 0.5f; // 短 chirp 持续时间µs const float PRI2 175.0f; // 短 chirp 脉冲重复间隔µs const float Guard 175.4f; // 保护时间µs uint8_t y_max 50; // 每圈方位位置数 uint64_t IF_freq 120000000ULL;// 中频 120 MHz float Stepper_steps 200.0f; // 步进电机每圈步数一个完整的脉冲帧pulse frame由16 个长 chirpT1/PRI1µs 级 保护间隔 16 个短 chirpT2/PRI2ns 级组成。短 chirp 用于满足近距离探测所需的窄脉冲长 chirp 保证远距离能量积累两者配合形成“远近兼顾”的探测能力。波束扫描runRadarPulseSequenceSTM32 对 15 个波束位置循环每个位置依次使用三组波束相位码matrix1[beam_pos]正相位差对应 1–15 位置vector_0零相位端射 0°broadsidematrix2[beam_pos]负相位差对应 17–31 位置每组相位码执行 16 个 chirpm_max/2完成 15 个位置后切换方位GPIO 通知 FPGAPD10 翻转步进电机转动200/50 4步进入下一个方位位置。相位码生成degreesTo7BitPhase()将 0–360° 归一化为 7 位相位码0–127uint8_t degreesTo7BitPhase(float degrees) { while(degrees 0) degrees 360.0f; while(degrees 360.0f) degrees - 360.0f; uint8_t phase_7bit (uint8_t)((degrees / 360.0f) * 128.0f); return phase_7bit % 128; }31 组相位差覆盖从 160° 到 -160° 的对称分布含 0°对应 ±45° 电扫描角范围内的离散波束指向。GPIO 时序关键点PD8new chirp信号翻转通知 FPGA 新 chirp 开始PD9elevation change信号翻转通知 FPGA 俯仰波束变化PD10azimuth change信号翻转通知 FPGA 方位变化PD11TX 混频器使能控制executeChirpSequence()在us/ns时序关键路径中不做逐 chirp 日志仅记录入口参数用于事后分析以保证纳秒级时序精度使用 DWT-CYCCNT 实现delay_ns。健康监控、错误恢复与紧急停止AERIS-10 的 STM32 固件实现了完整的健康监控体系checkSystemHealth()覆盖从时钟、射频到传感器、功率的全面检查检查项判据 / 阈值错误码看门狗主循环停滞checkSystemHealth超过 60 s 未被调用16AD9523 时钟发生器STATUS0 / STATUS1 任一为低1ADF4382 锁相状态TX 或 RX 任一失锁2 / 3ADAR1000 通信与温度通信失败或温度 85 °C4 / 5IMUGY-85通信GY85_Update失败6BMP180 气压计压力超出 30000–110000 Pa 或 NaN7GPSUM982超过 30 s 无定位8PA 静态漏极电流 Idq任一路 2.5 A过流或 0.1 A偏置故障9 / 10系统温度热敏电阻读数 75 °C14错误处理分级非关键错误调用attemptErrorRecovery()例如 ADF4382 失锁时重新初始化 LOSYNC_METHOD_TIMED、ADAR1000 通信失败时重新初始化全部 4 个器件、IMU 失败时重新初始化 GY85、GPS 失联则等待信号自动恢复。关键错误PA 过流/偏置故障、电源故障、过热、看门狗超时调用Emergency_Stop()。该函数先通过 DAC5578 的硬件 CLR 引脚立即清零全部 DAC 输出然后按“先快后慢”的顺序切断 TX 混频器PD11、PA 5V 供电EN_P_5V0_PA1/2/3、PA 5.5V 供电EN_P_5V5_PA、RFPA VDDEN_DIS_RFPA_VDD随后进入无限循环并持续刷新 IWDG——防止看门狗复位 MCU 后启动代码重新给 PA 上电导致 GaN 功放热失控。硬件 IWDG 看门狗配置为预分频 256、重载值 500从 32 kHz LSI 计算超时约 4.096 s。错误 LED 以“错误码 % 5 1”次数闪烁提示错误类型详细错误字符串数组与枚举通过static_assert保证同步。FPGA 可配置寄存器与 USB 命令协议AERIS-10 的核心交互接口是USB 命令寄存器协议其权威定义在 radar_system_top.v 的命令解码 case 中Python 侧对应 radar_protocol.py 的Opcode枚举两者必须保持一致Python 注释明确引用了 RTL 行号作为真值表。数据包格式上行数据包FPGA → Host11 字节[0xAA] [range_q 2B] [range_i 2B] [dop_re 2B] [dop_im 2B] [det 1B] [0x55]det字节 bit0 CFAR 检测标志bit7 帧起始标志frame_start。状态包FPGA → Host26 字节[0xBB] [6×32b 状态字] [0x55]包含雷达模式、流控制、CFAR 阈值、长/短 chirp 时序、每俯仰 chirp 数、距离模式、AGC 指标与自检结果。下行命令Host → FPGA4 字节{opcode, addr, value_hi, value_lo}即 32 位命令字{opcode[31:24], addr[23:16], value[15:0]}大端序发送。Python 侧build_command()用struct.pack(I, word)生成。寄存器与默认值总表Opcode寄存器默认值说明0x01雷达模式01自动扫描00STM32 驱动01自动扫描10单 chirp0x02触发脉冲自清除单 chirp 触发0x03检测阈值1000016 位简单阈值0x04流控制0b1113 位流使能掩码0x10长 chirp 周期3000覆盖编译期默认值0x11长 chirp 侦听周期137000x12保护周期175400x13短 chirp 周期500x14短 chirp 侦听周期174500x15每俯仰 chirp 数32钳位至多普勒帧大小32防止不匹配0x16数字增益移位0直通bit3方向0 放大/1 衰减bit2:0移位 0–70x20距离模式00自动01近程 3 km10远程 10 km预留0x21CFAR 保护单元2每侧 0–80x22CFAR 训练单元8每侧 1–160x23CFAR 阈值系数 α0x30Q4.4 3.08 位定点0x24CFAR 模式00CA00CA01GO10SO0x25CFAR 使能0关闭兼容简单阈值0x26MTI 使能0关闭1动目标指示激活0x27DC 陷波宽度0关闭零化 ±width 个多普勒 bin0x28AGC 使能0手动增益1自动 AGC0x29AGC 目标峰值2000x2AAGC 攻击步进1削波时降增益步长0x2BAGC 衰减步进1信号弱时升增益步长0x2CAGC 保持帧数4升增益前等待的帧数0x30板级自检触发自清除上电自检0x31 / 0xFF状态回读自清除请求状态包从 RTL 可以看出几个值得注意的设计细节数字增益移位0x16位于 DDC 输出与匹配滤波器之间通过左移/右移实现 0–7 bit 增益调整为 AGC 提供“末级数字微调”。chirps_per_elev 钳位0x15多普勒路径使用固定 32 chirp 的帧结构16 长 16 短交叠 PRI若主机写入不同值会破坏多普勒积累因此 RTL 强制钳位并置位chirps_mismatch_error标志。DC 陷波0x27在多普勒 FFT 之后、CFAR 之前对 ±width 个 bin 置零用于抑制静止地物杂波且对双 16 点 FFT 子帧分别处理bin 0/16 为各自 DC。AGC 跨层架构FPGA 内环统计每帧饱和计数与峰值幅度通过状态字回读STM32 外环通过 DIG_5 GPIO 实时感知削波并调整 ADAR1000 VGAGUI 负责设定目标参数——三层闭环协同。USB 传输后端FT2232H 与 FT601顶层通过USB_MODE参数选择两种 USB 桥USB_MODE 0FT601 USB 3.032 位数据总线、100 MHz用于 200T 高端板te0713_te0701_umft601x约束te0713_te0701_umft601x.xdc。Python 侧需 FTDI 专有驱动ftd3xxpyftdi 不支持 USB 3.0 芯片。USB_MODE 1FT2232H USB 2.08 位 245 同步 FIFO 模式为 50T 量产板默认。Python 侧使用pyftdiVID:PID 0x0403:0x6010。两种连接的 Python 实现radar_protocol.py对外暴露相同接口可无缝互换均支持mockTrue模式无需硬件即可在开发机上模拟完整的 2048 单元数据帧流内置在距离 bin 20、多普勒 bin 8 附近注入模拟目标便于 GUI 与算法的离线开发调试。自检Board Bring-up Self-Testfpga_self_test.v 在首次上电时独立验证关键子系统以真实 ADC 数据DDC 后的 16 位有符号 I 通道作为输入执行各子链路测试结果以 5 位 PASS/FAIL 标志 8 位明细字节经状态字回读opcode 0x31供诊断界面展示。Python 协议层与数据采集radar_protocol.py 是纯逻辑模块无 GUI 依赖可被测试与无头脚本直接导入提供RadarProtocol包解析与命令构造。parse_data_packet()校验头尾字节0xAA/0x55后解码 16 位有符号 I/Q 数据find_packet_boundaries()在字节流中定位数据包/状态包边界并处理残差。RadarFrame完整一帧数据结构64×32 的 range-Doppler I/Q 矩阵、幅度、检测点阵、距离剖面与检测计数。RadarAcquisition后台线程从 USB 读取字节流、按顺序先距离后多普勒组装 2048 个采样点为一帧推入显示队列并支持 HDF5 录制DataRecordergzip 压缩逐帧落盘。FT2232HConnection / FT601Connection两种 USB 桥的封装与模拟实现。这一层是“FPGA 输出 → 上位机显示”的唯一通道GUI、回放与离线分析都建立在其上。Python GUI从 V6 到 V7 的演进仓库 9_Firmware/9_3_GUI 保留了从 V5、V6PyQt、V65_Tk 到 V7PyQt6的多代 GUI。V6 已弃用README 中明确标注当前活跃版本为 V65 Tk 与 V7 PyQt6。V7 采用模块化包结构9_Firmware/9_3_GUI/v7主窗口 dashboard.py 提供六个标签页Main View— 64×32 Range-Doppler 热图matplotlib深色主题、设备选择、开始/停止、目标表Map View— 嵌入式 Leaflet 地图 侧栏基于 GPS 定位与 IMU 姿态修正的目标标注FPGA Control— 全部 FPGA 寄存器控制面板27 个 opcode含 AGC 参数、位宽校验、按生产寄存器分组布局AGC Monitor— 实时 AGC 曲线增益、峰值幅度、饱和计数Diagnostics— 连接指示、包统计、依赖状态、自检结果、日志查看器Settings— 主机侧 DSP 参数与 AboutV7 移除了旧的 STM32 魔术包启动流程改为通过 FT2232H/FT601 直接向 FPGA 发送 4 字节命令控制寄存器。支持 mock 连接无硬件开发与软件 FPGA 回放引擎ReplayEngine模式。依赖清单见 requirements_v7.txt安装后可运行python -m v7.dashboard启动。验证体系测试、仿真与形式化验证单片机固件测试9_Firmware/9_1_Microcontroller/tests该目录是一套完整的主机端无需硬件单元测试体系通过 shim 头文件shims覆盖真实头文件用 mock HAL 记录/间谍模式编译真实固件源码ADAR1000_AGC、ADAR1000_Manager、adf4382a_manager、platform_noos_stm32 等。测试覆盖历史 bug 回归test_bug1~test_bug15例如 SPI CS 未翻转、平台 SPI 只发不收、PA 校准循环反转、DAC/ADC 缓冲不匹配、htim3 悬空 extern 等与 GAP-3 安全特性紧急停止时序、IWDG 冷启动、过温紧急停止、健康看门狗等。使用方式cd 9_Firmware/9_1_Microcontroller/tests make # 构建并运行全部测试 make test # 仅运行 make test_bug1 # 单测FPGA 测试台与形式化验证9_Firmware/9_2_FPGA仿真测试台tb覆盖 ADC 接口、DDC、NCO、CIC、FIR、FFT、匹配滤波、多普勒、MTI、CFAR、模式控制器、整链tb_fullchain_realdata.v、tb_system_e2e.v等tb/cosim提供真实数据回放16 个 .npy 场景 hex 激励与 golden reference 对比compare.py。形式化验证formal基于 SymbiYosys.sby对 CDC 模块、多普勒处理器、模式控制器、距离 bin 抽取器等做有界模型检查。回归脚本run_regression.sh一键运行 RTL 回归。约束与构建各板卡约束位于 constraintsxc7a50t_ftg256、xc7a200t_fbg484、te0712/te0713 开发板、ADC 时钟 MMCMVivado 构建脚本位于 scripts50t/200t/te0712/te0713 的 .tcl 流程含 CDC 检查、ILA 探针插入、FPGA 烧录与网表导出。GUI 测试test_v7.py 与 smoke_test.py 提供 GUI 层冒烟测试跨层契约测试见 tests/cross_layerADAR1000 虚拟机参考模型 跨层契约解析。硬件搭建与工程文件定位README 明确了硬件构建的五个步骤订购 PCB生产输出位于4_Schematics and Boards Layout/4_7_Production Files包含 Main Board、PA、Patch Antenna、PowerBoard、Freq Synth 五套 Gerber 集.L1–.L10、.drl、.oln 等如 Gerber_Main_Board。采购元件BOM/CPL 文件与生产输出同目录如 BOM_Main_Board.xlsx、CPL.xlsx便于贴片与物料清单核对。组装配合4_6_Schematics下的原理图RADAR_Main_Board.sch、RF_PA.sch、PowerBoard.sch、Clocks_Freq_Synth_board.sch进行焊接独立的装配指南当前尚未收录。天线按目标版本选择阵列文件——贴片阵列Patch/4x4 与 8x16 的 .sch/.brd或波导阵列Waveguide 下的介质填充开槽波导规格文档与 DWG。外壳与机械机械图纸位于8_Utils/Mechanical_DrawingsEnclosure.dwg、Heat_Sink_Main_Board.dwg、Heat_Sink_PA.dwg、Waveguide.dwg、SlipRing.dwg 等。前置技能要求了解雷达基本原理、具备 PCB 装配经验、GUI 需要 Python 3.8、修改信号处理需要 Vivado FPGA 开发工具。仓库文件放置策略为避免仓库根目录混乱README 约定生成文件的放置位置发布报告纳入版本控制GitHub Pagesdocs/例如docs/AERIS_Simulation_Report_v2.pdf仿真生成输出本地gitignore5_Simulations/generated/FPGA/Vivado 生成产物本地gitignore9_Firmware/9_2_FPGA/reports/可复用的 FPGA 自动化脚本纳入版本控制9_Firmware/9_2_FPGA/scripts/不要在仓库根目录遗留生成产物。许可协议与合规要点AERIS-10 采用硬件与软件双许可策略硬件文档原理图、PCB、BOM、Gerber、机械图纸采用CERN 开源硬件许可 v2 – PermissiveCERN-OHL-P。该许可明确定义“硬件”“文档”“产品”包含对贡献者与使用者的显式专利保护并提供更强的责任限制对高功率射频尤为重要。使用者可以基于设计使用、修改和销售产品但须保留原始版权声明、以相同许可分发修改版设计、并以源代码形式提供修改。完整许可文本见仓库 LICENSE 文件。软件与固件FPGA 代码、STM32 固件、Python GUI 与工具采用MIT 许可保证最大灵活性。历史背景项目最初整体采用 MIT 许可社区成员指出 MIT 对实体硬件缺乏必要的法律保护遂切换为 CERN-OHL-P同时保留同样的宽松精神。仓库内 Licence 文件同样记录了许可文本。进一步阅读与贡献指引仓库内置的 HTML 文档docs/提供了比 README 更细化的工程资料系统架构实现日志硬件 Bring-Up 指南测试报告发布说明项目欢迎以下方向的贡献详见 CONTRIBUTING.mdRF 工程师评审设计与优化天线FPGA 开发者优化信号处理流水线软件开发者增强 Python GUI 与 SDK以及高校研究者、无人机初创团队与进阶创客参与实测。技术问题与 bug 报告建议通过 GitHub Issues 提出让整个社区受益。注意这是持续开发中的项目部分功能仍在完善Status: Alpha具体能力以仓库当前实现为准可查看 Issues 了解已知限制与规划功能。总结AERIS-10 通过**开源硬件CERN-OHL-P 开源软件MIT**的组合构建了一套从 3 km 到 20 km 覆盖、支持 ±45° 电扫描与 360° 机械扫描的完整脉冲线性调频相控阵雷达。其价值不仅在于成品能力更在于贯穿全链路的可研究性FPGA 端有完整的 DDC→CIC/FIR→匹配滤波→多普勒→MTI→CFAR 流水线与 27 个可配置寄存器STM32 端有双 chirp 时序、31 波束扫描矩阵、健康监控与紧急停止保护上位机端有纯逻辑协议层、PyQt6 六页签仪表盘与 HDF5 录制回放。对希望真正“理解并亲手构建一部相控阵雷达”的工程师而言这个仓库提供了从原理图、Gerber、RTL、固件到 GUI 的完整闭环。【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 AERIS-10 开源 10.5 GHz PLFM 相控阵雷达系统：架构、信号处理链与软硬件实战指南
AERIS-10 开源 10.5 GHz PLFM 相控阵雷达系统架构、信号处理链与软硬件实战指南【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR本指南以 AERIS-10Pulse Linear Frequency Modulated脉冲线性调频开源相控阵雷达项目为核心系统梳理其双版本3 km 近程 / 20 km 远程的硬件子系统、FPGASTM32 双处理器架构、完整的雷达信号处理流水线脉冲压缩、多普勒 FFT、MTI、CFAR并深入讲解 USB 命令协议、固件时序参数与工程构建流程。读完本文你将能够理解该雷达从波形生成到目标检测的全链路工作原理掌握其 FPGA 寄存器配置、STM32 波束扫描时序、Python 协议库与 GUI 的使用方法并知晓如何利用仓库内的生产文件与测试体系进行硬件搭建与二次开发。项目定位与技术概述AERIS-10 是一个完全开源、低成本、模块化、可二次开发的 10.5 GHz 相控阵雷达系统核心调制方式为脉冲线性调频PLFM。项目面向高校研究人员、无人机开发者与进阶 SDR 爱好者目标是让相控阵雷达技术不再是昂贵封闭的专用设备而是可以被拆解、修改和实验的开源平台。项目提供两个硬件版本详见 README.md版本最大作用距离天线形式输出功率AERIS-10N (Nexus)3 km8×16 贴片天线阵列约 1W × 16AERIS-10X (Extended)20 km32×16 介质填充开槽波导阵列10W × 16GaN 功放两个版本共享相同的电子系统骨架10.5 GHz 工作频率、±45° 全电子波束扫描俯仰/方位、360° 机械扫描步进电机、FPGA STM32 双处理器信号处理与系统管理以及带地图集成的 Python GUI。AERIS-10 的核心能力覆盖波束成形beamforming、脉冲压缩pulse compression、多普勒处理Doppler processing与目标跟踪target tracking其处理流水线、波束扫描算法、健康监控与紧急保护逻辑均有完整的源码实现可供研究。系统架构与硬件子系统AERIS-10 的硬件采用多板卡模块化设计各板卡的原理图与 PCB 布局位于 4_Schematics and Boards Layout/4_6_Schematics生产文件位于 4_7_Production Files。主要子系统如下电源管理板Power Management Board为所有电子器件提供所需电压轨并带有滤波与上电/断电时序控制。时序的先后顺序由 STM32 微控制器保证详细时序定义见 3_Power Management/Power Management V6.xlsx防止各电源轨在上电瞬间出现不确定状态损伤射频器件。频率合成板Frequency Synthesizer Board基于高性能低抖动时钟发生器AD9523-1为以下器件提供相位对齐的时钟参考RX / TX 频率合成器ADF4382DAC数字模拟转换器ADC模拟数字转换器FPGA时钟的相位对齐对于上下变频链路、ADC 采样与 DAC 重建的一致性至关重要。STM32 通过 SPI 接口完成 AD9523 的寄存器配置与 SYNC 同步脉冲见 main.cpp 中 AD9523 控制引脚封装。主板Main Board主板集成了射频收发与数字处理的核心器件DAC— 生成雷达 chirp线性调频脉冲波形2× 微波混频器LTC5552— 分别用于上变频基带 → RF与 IF 下变频RF → 基带4× 四通道移相器ADAR1000— 完成 RX 与 TX 链路的波束成形16× 前端芯片ADTR1107— 同时承担低噪声放大RX 路径与功率放大TX 路径两种角色XC7A50T FPGA— 承担全部雷达信号处理STM32F746xx 微控制器— 承担系统管理、外设配置与安全监控功率放大板Power Amplifier Board仅用于远程版本 AERIS-10X每路采用10 W QPA2962 GaN 功率放大器共 16 路用于扩展作用距离。其 S 参数与数据手册位于 7_Components Datasheets and Application notes/QPA2962。天线阵列Antenna ArraysAERIS-10N8×16 贴片天线阵列原理图与版图见 4_6_Schematics/Antennas/Patch仿真见 5_Simulations/Matlab 与 5_Simulations/AntennaAERIS-10X32×16 介质填充开槽波导天线阵列见 4_6_Schematics/Antennas/Waveguide 与开槽波导设计脚本 wg_alumina_slotted_openems.m、slot_layout_taper32.csv辅助机械与外围组件滑环Slip-Ring用于 360° 旋转供电与信号传输、步进电机及驱动、散热风扇与机箱外壳。机械图纸位于 8_Utils/Mechanical_Drawings含外壳 Enclosure.dwg、上下波导件、主/功放散热器等。双处理器职责划分FPGA 信号处理 STM32 系统管理AERIS-10 采用典型的“FPGA 做实时信号处理、MCU 做系统管理”分工架构FPGAXC7A50T / XC7A200T负责通过 DAC 生成 PLFM chirp读取原始 ADC 数据混合自动增益控制Hybrid AGC——跨 FPGA / STM32 / GUI 三层的闭环I/Q 基带下变频抽取与滤波快速傅里叶变换FFT脉冲压缩多普勒、MTI动目标指示与 CFAR恒虚警率处理USB 数据接口STM32F746xx 负责上电 / 断电时序见电源管理 ExcelFPGA 通信配置以下外设时钟发生器 AD9523-12× 频率合成器 ADF43824× 四通道移相器 ADAR1000用于雷达脉冲时序2× ADS7830 八通道 I²C ADC主板 U88 0x48 / U89 0x4A测量 16 路 PA 静态漏极电流 Idq每路通过 PA 板上的 5 mΩ 采样电阻 主板上的 INA241A3 电流检测放大器×50实现2× DAC5578 八通道 I²C DAC主板 U7 0x48 / U69 0x49控制 16 路 PA 栅极电压 Vg启动时闭环校准至目标 IdqGPS 模块UM982用于 GUI 地图居中与逐目标位置标注GY-85 IMU用于目标坐标的俯仰 / 横滚修正BMP180 气压计提供雷达高度步进电机方位机械扫描1× ADS7830 八通道 I²C ADC主板 U10读取 8 路热敏电阻用于热监控当任一通道超过阈值时通过 GPIOEN_DIS_COOLING打开散热风扇RF 开关上述 I²C 从机地址与传感器配置在 main.cpp 中均有明确体现相关驱动源码位于 9_1_1_C_Cpp_LibrariesADS7830、DAC5578、ADAR1000_Manager、ADF4382A、UM982 GPS 等。信号处理流水线Processing PipelineAERIS-10 的信号处理链路从波形生成到目标检测共分六步与 README 描述一致且每一步都有对应的 RTL 模块实现9_Firmware/9_2_FPGA波形生成Waveform Generation— DAC 创建 LFM chirp。发射机模块 radar_transmitter.v 在 120 MHz DAC 时钟域驱动 DAC 数据总线并控制 TX/RX 混频器使能与 RF 开关。上/下变频Up/Down Conversion— LTC5552 混频器完成频率搬移将基带 chirp 上变频到 10.5 GHz 载频并将回波下变频到 120 MHz 中频IF_freq 120 MHz见 main.cpp 定义。波束成形Beam Steering— ADAR1000 移相器控制 16 个阵元。STM32 依据 31 组相位差phase_differences[31]范围 ±160°计算 7 位相位码写入移相器。信号处理FPGA原始 ADC 数据捕获ADC 采用 LVDS 接口400 MHz 数据时钟见 radar_system_top.v 的adc_d_p/adc_d_n端口与 adc_clk_mmcm.v 时钟管理I/Q 基带下变频ddc_400m.v nco_400m_enhanced.v 数控振荡器抽取与滤波CIC/FIRcic_decimator_4x_enhanced.v 与 fir_lowpass.v脉冲压缩frequency_matched_filter.v 与多段匹配滤波 matched_filter_multi_segment.v参考 chirp 存于long_chirp_seg*_i/q.mem、short_chirp_i/q.mem多普勒 FFTdoppler_processor.v fft_engine.vMTI 与 CFAR 检测mti_canceller.v 抑制静止杂波cfar_ca.v 实现 CA/GO/SO 三种恒虚警检测模式系统管理STM32— 电源时序、外设配置、GPS/IMU 集成、步进电机控制。可视化Python GUI— 实时目标绘图、地图集成、雷达控制界面。从 radar_receiver_final.v 的接口可以看出接收链路输出64 个距离单元range bins× 32 个多普勒单元doppler bins的二维数据这一尺寸在协议层与 GUI 中被固定引用NUM_RANGE_BINS 64NUM_DOPPLER_BINS 32合计 2048 个单元见 radar_protocol.py。FPGA 顶层设计与多时钟域处理顶层模块 radar_system_top.v 集成了发射机、接收机与 USB 数据接口采用三个时钟域时钟频率用途clk_100m100 MHz系统主时钟接收处理、控制逻辑clk_120m_dac120 MHzDAC 时钟域chirp 生成ft601_clk100 MHzFT601/ 60 MHzFT2232HUSB 接口时钟域模块内部对跨时钟域CDC信号做了完整处理使用 cdc_modules.v 中的cdc_single_bit两级/三级同步器、cdc_adc_to_processing格雷码多比特同步器以及“脉冲→电平翻转→同步→边沿恢复”的 toggle-CDC 方案将 120 MHz 域的new_chirp_frame、chirp 计数器等安全传递到 100 MHz 域。SIMULATION宏下自动旁路 BUFG 原语以便 Icarus Verilog 仿真。顶层还暴露了FPGA → STM32 的 GPIO 状态线50T 板上 DIG_5/DIG_6/DIG_7DIG_5AGC 饱和标志1 检测到削波STM32 读取 PD13 以调整 ADAR1000 VGA 增益实现外环 AGC 而无需轮询 USBDIG_6AGC 使能标志镜像host_agc_enable寄存器保证单一事实来源DIG_7预留恒低雷达波形与 STM32 脉冲扫描时序STM32 固件main.cpp中定义了完整的双 chirp 雷达时序参数const int m_max 32; // 每个波束位置的 chirp 数量 const int n_max 31; // 俯仰波束位置数量 const float T1 30.0f; // 长 chirp 持续时间µs const float PRI1 167.0f; // 长 chirp 脉冲重复间隔µs const float T2 0.5f; // 短 chirp 持续时间µs const float PRI2 175.0f; // 短 chirp 脉冲重复间隔µs const float Guard 175.4f; // 保护时间µs uint8_t y_max 50; // 每圈方位位置数 uint64_t IF_freq 120000000ULL;// 中频 120 MHz float Stepper_steps 200.0f; // 步进电机每圈步数一个完整的脉冲帧pulse frame由16 个长 chirpT1/PRI1µs 级 保护间隔 16 个短 chirpT2/PRI2ns 级组成。短 chirp 用于满足近距离探测所需的窄脉冲长 chirp 保证远距离能量积累两者配合形成“远近兼顾”的探测能力。波束扫描runRadarPulseSequenceSTM32 对 15 个波束位置循环每个位置依次使用三组波束相位码matrix1[beam_pos]正相位差对应 1–15 位置vector_0零相位端射 0°broadsidematrix2[beam_pos]负相位差对应 17–31 位置每组相位码执行 16 个 chirpm_max/2完成 15 个位置后切换方位GPIO 通知 FPGAPD10 翻转步进电机转动200/50 4步进入下一个方位位置。相位码生成degreesTo7BitPhase()将 0–360° 归一化为 7 位相位码0–127uint8_t degreesTo7BitPhase(float degrees) { while(degrees 0) degrees 360.0f; while(degrees 360.0f) degrees - 360.0f; uint8_t phase_7bit (uint8_t)((degrees / 360.0f) * 128.0f); return phase_7bit % 128; }31 组相位差覆盖从 160° 到 -160° 的对称分布含 0°对应 ±45° 电扫描角范围内的离散波束指向。GPIO 时序关键点PD8new chirp信号翻转通知 FPGA 新 chirp 开始PD9elevation change信号翻转通知 FPGA 俯仰波束变化PD10azimuth change信号翻转通知 FPGA 方位变化PD11TX 混频器使能控制executeChirpSequence()在us/ns时序关键路径中不做逐 chirp 日志仅记录入口参数用于事后分析以保证纳秒级时序精度使用 DWT-CYCCNT 实现delay_ns。健康监控、错误恢复与紧急停止AERIS-10 的 STM32 固件实现了完整的健康监控体系checkSystemHealth()覆盖从时钟、射频到传感器、功率的全面检查检查项判据 / 阈值错误码看门狗主循环停滞checkSystemHealth超过 60 s 未被调用16AD9523 时钟发生器STATUS0 / STATUS1 任一为低1ADF4382 锁相状态TX 或 RX 任一失锁2 / 3ADAR1000 通信与温度通信失败或温度 85 °C4 / 5IMUGY-85通信GY85_Update失败6BMP180 气压计压力超出 30000–110000 Pa 或 NaN7GPSUM982超过 30 s 无定位8PA 静态漏极电流 Idq任一路 2.5 A过流或 0.1 A偏置故障9 / 10系统温度热敏电阻读数 75 °C14错误处理分级非关键错误调用attemptErrorRecovery()例如 ADF4382 失锁时重新初始化 LOSYNC_METHOD_TIMED、ADAR1000 通信失败时重新初始化全部 4 个器件、IMU 失败时重新初始化 GY85、GPS 失联则等待信号自动恢复。关键错误PA 过流/偏置故障、电源故障、过热、看门狗超时调用Emergency_Stop()。该函数先通过 DAC5578 的硬件 CLR 引脚立即清零全部 DAC 输出然后按“先快后慢”的顺序切断 TX 混频器PD11、PA 5V 供电EN_P_5V0_PA1/2/3、PA 5.5V 供电EN_P_5V5_PA、RFPA VDDEN_DIS_RFPA_VDD随后进入无限循环并持续刷新 IWDG——防止看门狗复位 MCU 后启动代码重新给 PA 上电导致 GaN 功放热失控。硬件 IWDG 看门狗配置为预分频 256、重载值 500从 32 kHz LSI 计算超时约 4.096 s。错误 LED 以“错误码 % 5 1”次数闪烁提示错误类型详细错误字符串数组与枚举通过static_assert保证同步。FPGA 可配置寄存器与 USB 命令协议AERIS-10 的核心交互接口是USB 命令寄存器协议其权威定义在 radar_system_top.v 的命令解码 case 中Python 侧对应 radar_protocol.py 的Opcode枚举两者必须保持一致Python 注释明确引用了 RTL 行号作为真值表。数据包格式上行数据包FPGA → Host11 字节[0xAA] [range_q 2B] [range_i 2B] [dop_re 2B] [dop_im 2B] [det 1B] [0x55]det字节 bit0 CFAR 检测标志bit7 帧起始标志frame_start。状态包FPGA → Host26 字节[0xBB] [6×32b 状态字] [0x55]包含雷达模式、流控制、CFAR 阈值、长/短 chirp 时序、每俯仰 chirp 数、距离模式、AGC 指标与自检结果。下行命令Host → FPGA4 字节{opcode, addr, value_hi, value_lo}即 32 位命令字{opcode[31:24], addr[23:16], value[15:0]}大端序发送。Python 侧build_command()用struct.pack(I, word)生成。寄存器与默认值总表Opcode寄存器默认值说明0x01雷达模式01自动扫描00STM32 驱动01自动扫描10单 chirp0x02触发脉冲自清除单 chirp 触发0x03检测阈值1000016 位简单阈值0x04流控制0b1113 位流使能掩码0x10长 chirp 周期3000覆盖编译期默认值0x11长 chirp 侦听周期137000x12保护周期175400x13短 chirp 周期500x14短 chirp 侦听周期174500x15每俯仰 chirp 数32钳位至多普勒帧大小32防止不匹配0x16数字增益移位0直通bit3方向0 放大/1 衰减bit2:0移位 0–70x20距离模式00自动01近程 3 km10远程 10 km预留0x21CFAR 保护单元2每侧 0–80x22CFAR 训练单元8每侧 1–160x23CFAR 阈值系数 α0x30Q4.4 3.08 位定点0x24CFAR 模式00CA00CA01GO10SO0x25CFAR 使能0关闭兼容简单阈值0x26MTI 使能0关闭1动目标指示激活0x27DC 陷波宽度0关闭零化 ±width 个多普勒 bin0x28AGC 使能0手动增益1自动 AGC0x29AGC 目标峰值2000x2AAGC 攻击步进1削波时降增益步长0x2BAGC 衰减步进1信号弱时升增益步长0x2CAGC 保持帧数4升增益前等待的帧数0x30板级自检触发自清除上电自检0x31 / 0xFF状态回读自清除请求状态包从 RTL 可以看出几个值得注意的设计细节数字增益移位0x16位于 DDC 输出与匹配滤波器之间通过左移/右移实现 0–7 bit 增益调整为 AGC 提供“末级数字微调”。chirps_per_elev 钳位0x15多普勒路径使用固定 32 chirp 的帧结构16 长 16 短交叠 PRI若主机写入不同值会破坏多普勒积累因此 RTL 强制钳位并置位chirps_mismatch_error标志。DC 陷波0x27在多普勒 FFT 之后、CFAR 之前对 ±width 个 bin 置零用于抑制静止地物杂波且对双 16 点 FFT 子帧分别处理bin 0/16 为各自 DC。AGC 跨层架构FPGA 内环统计每帧饱和计数与峰值幅度通过状态字回读STM32 外环通过 DIG_5 GPIO 实时感知削波并调整 ADAR1000 VGAGUI 负责设定目标参数——三层闭环协同。USB 传输后端FT2232H 与 FT601顶层通过USB_MODE参数选择两种 USB 桥USB_MODE 0FT601 USB 3.032 位数据总线、100 MHz用于 200T 高端板te0713_te0701_umft601x约束te0713_te0701_umft601x.xdc。Python 侧需 FTDI 专有驱动ftd3xxpyftdi 不支持 USB 3.0 芯片。USB_MODE 1FT2232H USB 2.08 位 245 同步 FIFO 模式为 50T 量产板默认。Python 侧使用pyftdiVID:PID 0x0403:0x6010。两种连接的 Python 实现radar_protocol.py对外暴露相同接口可无缝互换均支持mockTrue模式无需硬件即可在开发机上模拟完整的 2048 单元数据帧流内置在距离 bin 20、多普勒 bin 8 附近注入模拟目标便于 GUI 与算法的离线开发调试。自检Board Bring-up Self-Testfpga_self_test.v 在首次上电时独立验证关键子系统以真实 ADC 数据DDC 后的 16 位有符号 I 通道作为输入执行各子链路测试结果以 5 位 PASS/FAIL 标志 8 位明细字节经状态字回读opcode 0x31供诊断界面展示。Python 协议层与数据采集radar_protocol.py 是纯逻辑模块无 GUI 依赖可被测试与无头脚本直接导入提供RadarProtocol包解析与命令构造。parse_data_packet()校验头尾字节0xAA/0x55后解码 16 位有符号 I/Q 数据find_packet_boundaries()在字节流中定位数据包/状态包边界并处理残差。RadarFrame完整一帧数据结构64×32 的 range-Doppler I/Q 矩阵、幅度、检测点阵、距离剖面与检测计数。RadarAcquisition后台线程从 USB 读取字节流、按顺序先距离后多普勒组装 2048 个采样点为一帧推入显示队列并支持 HDF5 录制DataRecordergzip 压缩逐帧落盘。FT2232HConnection / FT601Connection两种 USB 桥的封装与模拟实现。这一层是“FPGA 输出 → 上位机显示”的唯一通道GUI、回放与离线分析都建立在其上。Python GUI从 V6 到 V7 的演进仓库 9_Firmware/9_3_GUI 保留了从 V5、V6PyQt、V65_Tk 到 V7PyQt6的多代 GUI。V6 已弃用README 中明确标注当前活跃版本为 V65 Tk 与 V7 PyQt6。V7 采用模块化包结构9_Firmware/9_3_GUI/v7主窗口 dashboard.py 提供六个标签页Main View— 64×32 Range-Doppler 热图matplotlib深色主题、设备选择、开始/停止、目标表Map View— 嵌入式 Leaflet 地图 侧栏基于 GPS 定位与 IMU 姿态修正的目标标注FPGA Control— 全部 FPGA 寄存器控制面板27 个 opcode含 AGC 参数、位宽校验、按生产寄存器分组布局AGC Monitor— 实时 AGC 曲线增益、峰值幅度、饱和计数Diagnostics— 连接指示、包统计、依赖状态、自检结果、日志查看器Settings— 主机侧 DSP 参数与 AboutV7 移除了旧的 STM32 魔术包启动流程改为通过 FT2232H/FT601 直接向 FPGA 发送 4 字节命令控制寄存器。支持 mock 连接无硬件开发与软件 FPGA 回放引擎ReplayEngine模式。依赖清单见 requirements_v7.txt安装后可运行python -m v7.dashboard启动。验证体系测试、仿真与形式化验证单片机固件测试9_Firmware/9_1_Microcontroller/tests该目录是一套完整的主机端无需硬件单元测试体系通过 shim 头文件shims覆盖真实头文件用 mock HAL 记录/间谍模式编译真实固件源码ADAR1000_AGC、ADAR1000_Manager、adf4382a_manager、platform_noos_stm32 等。测试覆盖历史 bug 回归test_bug1~test_bug15例如 SPI CS 未翻转、平台 SPI 只发不收、PA 校准循环反转、DAC/ADC 缓冲不匹配、htim3 悬空 extern 等与 GAP-3 安全特性紧急停止时序、IWDG 冷启动、过温紧急停止、健康看门狗等。使用方式cd 9_Firmware/9_1_Microcontroller/tests make # 构建并运行全部测试 make test # 仅运行 make test_bug1 # 单测FPGA 测试台与形式化验证9_Firmware/9_2_FPGA仿真测试台tb覆盖 ADC 接口、DDC、NCO、CIC、FIR、FFT、匹配滤波、多普勒、MTI、CFAR、模式控制器、整链tb_fullchain_realdata.v、tb_system_e2e.v等tb/cosim提供真实数据回放16 个 .npy 场景 hex 激励与 golden reference 对比compare.py。形式化验证formal基于 SymbiYosys.sby对 CDC 模块、多普勒处理器、模式控制器、距离 bin 抽取器等做有界模型检查。回归脚本run_regression.sh一键运行 RTL 回归。约束与构建各板卡约束位于 constraintsxc7a50t_ftg256、xc7a200t_fbg484、te0712/te0713 开发板、ADC 时钟 MMCMVivado 构建脚本位于 scripts50t/200t/te0712/te0713 的 .tcl 流程含 CDC 检查、ILA 探针插入、FPGA 烧录与网表导出。GUI 测试test_v7.py 与 smoke_test.py 提供 GUI 层冒烟测试跨层契约测试见 tests/cross_layerADAR1000 虚拟机参考模型 跨层契约解析。硬件搭建与工程文件定位README 明确了硬件构建的五个步骤订购 PCB生产输出位于4_Schematics and Boards Layout/4_7_Production Files包含 Main Board、PA、Patch Antenna、PowerBoard、Freq Synth 五套 Gerber 集.L1–.L10、.drl、.oln 等如 Gerber_Main_Board。采购元件BOM/CPL 文件与生产输出同目录如 BOM_Main_Board.xlsx、CPL.xlsx便于贴片与物料清单核对。组装配合4_6_Schematics下的原理图RADAR_Main_Board.sch、RF_PA.sch、PowerBoard.sch、Clocks_Freq_Synth_board.sch进行焊接独立的装配指南当前尚未收录。天线按目标版本选择阵列文件——贴片阵列Patch/4x4 与 8x16 的 .sch/.brd或波导阵列Waveguide 下的介质填充开槽波导规格文档与 DWG。外壳与机械机械图纸位于8_Utils/Mechanical_DrawingsEnclosure.dwg、Heat_Sink_Main_Board.dwg、Heat_Sink_PA.dwg、Waveguide.dwg、SlipRing.dwg 等。前置技能要求了解雷达基本原理、具备 PCB 装配经验、GUI 需要 Python 3.8、修改信号处理需要 Vivado FPGA 开发工具。仓库文件放置策略为避免仓库根目录混乱README 约定生成文件的放置位置发布报告纳入版本控制GitHub Pagesdocs/例如docs/AERIS_Simulation_Report_v2.pdf仿真生成输出本地gitignore5_Simulations/generated/FPGA/Vivado 生成产物本地gitignore9_Firmware/9_2_FPGA/reports/可复用的 FPGA 自动化脚本纳入版本控制9_Firmware/9_2_FPGA/scripts/不要在仓库根目录遗留生成产物。许可协议与合规要点AERIS-10 采用硬件与软件双许可策略硬件文档原理图、PCB、BOM、Gerber、机械图纸采用CERN 开源硬件许可 v2 – PermissiveCERN-OHL-P。该许可明确定义“硬件”“文档”“产品”包含对贡献者与使用者的显式专利保护并提供更强的责任限制对高功率射频尤为重要。使用者可以基于设计使用、修改和销售产品但须保留原始版权声明、以相同许可分发修改版设计、并以源代码形式提供修改。完整许可文本见仓库 LICENSE 文件。软件与固件FPGA 代码、STM32 固件、Python GUI 与工具采用MIT 许可保证最大灵活性。历史背景项目最初整体采用 MIT 许可社区成员指出 MIT 对实体硬件缺乏必要的法律保护遂切换为 CERN-OHL-P同时保留同样的宽松精神。仓库内 Licence 文件同样记录了许可文本。进一步阅读与贡献指引仓库内置的 HTML 文档docs/提供了比 README 更细化的工程资料系统架构实现日志硬件 Bring-Up 指南测试报告发布说明项目欢迎以下方向的贡献详见 CONTRIBUTING.mdRF 工程师评审设计与优化天线FPGA 开发者优化信号处理流水线软件开发者增强 Python GUI 与 SDK以及高校研究者、无人机初创团队与进阶创客参与实测。技术问题与 bug 报告建议通过 GitHub Issues 提出让整个社区受益。注意这是持续开发中的项目部分功能仍在完善Status: Alpha具体能力以仓库当前实现为准可查看 Issues 了解已知限制与规划功能。总结AERIS-10 通过**开源硬件CERN-OHL-P 开源软件MIT**的组合构建了一套从 3 km 到 20 km 覆盖、支持 ±45° 电扫描与 360° 机械扫描的完整脉冲线性调频相控阵雷达。其价值不仅在于成品能力更在于贯穿全链路的可研究性FPGA 端有完整的 DDC→CIC/FIR→匹配滤波→多普勒→MTI→CFAR 流水线与 27 个可配置寄存器STM32 端有双 chirp 时序、31 波束扫描矩阵、健康监控与紧急停止保护上位机端有纯逻辑协议层、PyQt6 六页签仪表盘与 HDF5 录制回放。对希望真正“理解并亲手构建一部相控阵雷达”的工程师而言这个仓库提供了从原理图、Gerber、RTL、固件到 GUI 的完整闭环。【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 RELATED READING
延伸阅读
更多一线实战笔记与深度复盘，助您持续精进
